[发明专利]时钟占空比校准及倍频电路

摘要

本发明提供了一种时钟占空比校准及倍频电路,用于方波倍频器设计中,涉及集成电路技术领域,包括:选通模块，根据控制信号对时钟信号做反相操作；校准模块，根据控制信号时钟信号进行占空比的调节，最终输出50％占空比的钟信号；延迟模块，根据控制信号对时钟信号延迟操作；检测模块，对时钟信号进行比对，输出反馈信号；控制模块，根据反馈信号输出控制信号；倍频模块，对时钟信号进行倍频操作。本发明能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。

主权项

1.一种时钟占空比校准及倍频电路，其特征在于，包括：选通模块，用于根据第一控制信号V1对输入的第一时钟信号Ckin做反相后输出第二时钟信号CK2，或者选通所述第一时钟信号Ckin而输出所述第二时钟信号CK2；校准模块，用于根据第二控制信号V2对第二时钟信号CK2进行占空比的调节，最终输出50％占空比的第三时钟信号CK3；其中，所述校准模块包括第一延迟单元和第二延迟单元及门电路，其中第一延迟单元和第二延迟单元并联后连接门电路，所述第一延迟单元和第二延迟单元为相同的可调延迟单元，所述门电路为与门电路或者或门电路；在第一时钟信号CKin做占空比校准及倍频之前，首先将第一延迟单元和第二延迟单元调整为相同的延迟值；延迟模块，所述延迟模块包括第三延迟单元和第四延迟单元，所述第三延迟单元用于对第三时钟信号CK3进行延迟处理，所述第四延迟单元用于对经第三延迟单元延迟过后的第三时钟信号CK3再进行延迟处理，输出第四时钟信号CK4；检测模块，所述检测模块包括上升沿D触发器cal1和上升沿触发器cal2，所述上升沿D触发器cal1用于检测所述第三时钟信号CK3的方波上升沿与所述第四时钟信号CK4的方波上升沿是否对齐，所述上升沿触发器cal2用于检测所述第三时钟信号CK3的方波下降沿与所述第三延迟单元输出的时钟信号的方波上升沿是否对齐，所述上升沿D触发器cal1和上升沿触发器cal2将检测结果反馈至控制模块；控制模块，所述控制模块用于根据上升沿D触发器cal1输入的反馈信号值Q＝0对所述第三延迟单元和第四延迟单元输出控制信号；当所述第三时钟信号CK3的方波上升沿与所述第四时钟信号CK4的方波上升沿对齐后，所述控制模块首先根据所述上升沿触发器cal2的反馈信号去控制选通器MUX调整所述第三时钟信号CK3的占空比，然后所述控制模块根据上升沿触发器cal2的反馈信号值Q＝1对所述第一延迟单元或第二延迟单元输出控制信号；倍频模块，用于对第三时钟信号CK3进行倍频操作，输出第五时钟信号CKout。