[发明专利]时钟占空比校准及倍频电路

说明书

本发明提供了一种时钟占空比校准及倍频电路,用于方波倍频器设计中,涉及集成电路技术领域,包括:选通模块，根据控制信号对时钟信号做反相操作；校准模块，根据控制信号时钟信号进行占空比的调节，最终输出50％占空比的钟信号；延迟模块，根据控制信号对时钟信号延迟操作；检测模块，对时钟信号进行比对，输出反馈信号；控制模块，根据反馈信号输出控制信号；倍频模块，对时钟信号进行倍频操作。本发明能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。

技术领域

本发明涉及集成电路技术领域，具体涉及一种使用在方波倍频器中的时钟占空比校准及倍频电路。

背景技术

在无线通信领域和时钟信号生成领域，为了实现更低的低带内相位噪声和高频量化噪声，需要时钟信号倍频技术来降低锁相环的倍频倍数，时钟信号倍频技术可通过模拟电路和数字电路的方式实现。

图1示出了利用数字电路方式实现时钟信号倍频的方法，输入时钟信号Vin经过一个延时ΔT后，与自身进行异或运算，便得到了倍频输出时钟信号Vout。通常输入时钟信号占空比在40％～60％之间，而利用数字电路方式来实现时钟信号倍频需要输入时钟信号的占空比尽可能接近50％，否则输出时钟信号会有额外杂散分量，如图2所示，输入时钟信号占空比偏离50％，此时输出时钟信号不仅包含了输入时钟信号的两倍分量，还包含了一倍和三倍频率分量，这将恶化锁相环输出时钟信号的纯净度。

由上可见实现时钟信号倍频的难点在于时钟信号占空比的校准，用模拟电路来实现时钟信号占空比校准的方案功耗较大，而用数字电路来实现时钟信号占空比校准的方案则面临着相位噪声、面积、动态范围等多方面的折中制约。

发明内容

本发明的目的是，提供一种时钟占空比校准及倍频电路,能够以较小的电路复杂性和低成本实现高精度的时钟信号倍频。

本发明提供了一种时钟占空比校准及倍频电路，包括：

选通模块，用于根据第一控制信号V1对输入的第一时钟信号CKin做反相后输出第二时钟信号CK2；

校准模块，用于根据第二控制信号V2对第二时钟信号CK2进行占空比的调节，最终输出50％占空比的第三时钟信号CK3；

延迟模块，用于根据第三控制信号V3对第三时钟信号CK3进行延迟操作后输出第四时钟信号CK4；

检测模块，用于对输入的第三时钟信号CK3和第四时钟信号CK4进行比对，并根据比对的结果输出反馈信号Va；

控制模块，用于根据输入的反馈信号Va，输出第一控制信号V1、第二控制信号V2及第三控制信号V3；

倍频模块，用于对第三时钟信号CK3进行倍频操作，输出第五时钟信号CKout。

作为优选方案，所述校准模块包括第一延迟单元和第二延迟单元及门电路，其中第一延迟单元和第二延迟单元并联后连接门电路，所述第一延迟单元和第二延迟单元为相同的可调延迟单元。

作为优选方案，所述门电路为与门电路或者或门电路。

作为优选方案，所述延迟模块包括：

第三延迟单元，用于对第三时钟信号CK3进行延迟处理；

第四延迟单元，用于对经第三延迟单元延迟过后的第三时钟信号CK3再进行延迟处理，输出第四时钟信号CK4；

所述第三延迟单元和第四延迟单元串接，且为相同的可调延迟单元。

作为优选方案，所述检测模块包括：

第一边沿触发器，用于比对第三时钟信号CK3和第四时钟信号CK4的相位差是否为360度，将比对结果作为反馈信号输出。