[发明专利]SOC芯片的debug时钟域电路有效
| 申请号： | 201610111615.0 | 申请日： | 2016-02-29 |
| 公开（公告）号： | CN105760321B | 公开（公告）日： | 2019-08-13 |
| 发明（设计）人： | 廖裕民;陈云鹰 | 申请（专利权）人： | 福州瑞芯微电子股份有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38 |
| 代理公司： | 福州市鼓楼区京华专利事务所(普通合伙) 35212 | 代理人： | 彭龙 |
| 地址： | 350000 福建省*** | 国省代码： | 福建;35 |
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| 摘要： | 本发明提供一种SOC芯片的debug时钟域电路，包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；所述超高速CPU系统包括多核cpu和cache电路,运行频率为全芯片最高；所述高速debug系统负责将cpu高速运行过程中的大量debug数据实时导出；所述中速系统是芯片中的主要总线和外部设备控制电路；所述低速debug系统主要负责debug过程中的配置动作；且所述时钟域之间的信号连接均是通过处于时钟域边界的异步桥进行连接。 | ||
| 搜索关键词： | soc 芯片 debug 时钟 电路 | ||
【主权项】：
1.一种SOC芯片的debug时钟域电路，其特征在于：包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；所述超高速CPU系统包括多核CPU和cache电路，运行频率为2GHz以上，电路实现以高速LVT cell为主要单元，运行频率为全芯片最高；所述高速debug系统负责将CPU高速运行过程中的大量debug数据实时导出；运行频率在0.9～1.1GHz，电路实现是以高速LVT cell为主要单元；所述中速系统是芯片中的主要总线和外部设备控制电路；运行频率小于1GHz,电路实现以中速RVT cell为主要单元；所述低速debug系统主要负责debug过程中的配置动作；运行频率9‑11MHz，电路实现以低速HVT cell为主要单元；所述超高速CPU系统与高速debug系统进行信号连接，所述高速debug系统与低速debug系统进行信号连接，所述低速debug系统与中速系统进行信号连接；且所述信号连接均是通过处于时钟域边界的异步桥进行连接。
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