[发明专利]SOC芯片的debug时钟域电路

权利要求书

1.一种SOC芯片的debug时钟域电路，其特征在于：包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；

所述超高速CPU系统包括多核CPU和cache电路，运行频率为2GHz以上，电路实现以高速LVT cell为主要单元，运行频率为全芯片最高；

所述高速debug系统负责将CPU高速运行过程中的大量debug数据实时导出；运行频率在0.9～1.1GHz，电路实现是以高速LVT cell为主要单元；

所述中速系统是芯片中的主要总线和外部设备控制电路；运行频率小于1GHz,电路实现以中速RVT cell为主要单元；

所述低速debug系统主要负责debug过程中的配置动作；运行频率9-11MHz，电路实现以低速HVT cell为主要单元；

所述超高速CPU系统与高速debug系统进行信号连接，所述高速debug系统与低速debug系统进行信号连接，所述低速debug系统与中速系统进行信号连接；且所述信号连接均是通过处于时钟域边界的异步桥进行连接。

2.根据权利要求1所述的SOC芯片的debug时钟域电路，其特征在于：所述高速debug系统进一步包含时间信息单元、时间信息控制单元、debug信息采集单元、ATB协议转化单元、ATB混合单元和接口控制单元；

所述中速系统进一步包括相线连接的系统总线和外设模块；

所述低速debug系统进一步包括apb配置总线和jtag协议解析单元；

所述多核CPU中的每个CPU和所述cache电路均分别连接一所述时间信息单元和一所述debug信息采集单元，所述时间信息控制单元分别连接时间信息单元、ATB混合单元和接口控制单元；每个所述debug信息采集单元均通过一所述ATB协议转化单元依次连接至所述ATB混合单元和接口控制单元；所述接口控制单元再通过芯片可观测IO连接至芯片外部；

所述jtag协议解析单元通过apb配置总线分别通过一所述异步桥连接每个时间信息单元、每个debug信息采集单元、所述ATB混合单元和接口控制单元，再通过一所述异步桥连接所述中速系统的系统总线。