[发明专利]用于为高速串行化器/解串器生成准确时钟相位信号的电路

摘要

公开了用于生成具有准确定时关系的时钟相位信号的系统和方法。例如，可以从差分CML时钟信号生成四个间隔90度的时钟信号。CML到CMOS转换器将差分CML时钟信号转换成差分CMOS时钟信号并且提供占空比校正。延迟单元从差分CMOS时钟信号产生经延迟的时钟信号。该差分CMOS时钟信号和经延迟的时钟信号被逻辑组合以产生具有四分之一时钟周期的活跃时间的四个四分时钟信号。置位‑复位锁存器从诸四分时钟信号产生了四个时钟信号。校准模块控制延迟单元的延迟并且控制CML到CMOS转换器的占空比校正以调节这四个时钟信号的定时关系。这四个时钟信号可被用于例如解串器中。

主权项

1.一种用于生成具有准确定时关系的四个时钟信号的电路，所述电路包括：电流模式逻辑CML到CMOS转换器，其配置成将CML时钟信号差分对转换成CMOS时钟信号差分对，其中所述CML到CMOS转换器包括控制所述CMOS时钟信号差分对的占空比的占空比校正功能；延迟锁相环模块，其配置成从所述CMOS时钟信号差分对产生所述四个时钟信号；以及校准模块，其配置成控制所述延迟锁相环模块的延迟以及控制所述CML到CMOS转换器的所述占空比校正以调节所述四个时钟信号的定时关系。