[实用新型]一种超高频雷达系统高稳定时钟网络

摘要

本实用新型提供一种超高频雷达系统高稳定时钟网络，包括高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA；温补晶振产生低抖动10MHz时钟源作为DSPLL的参考时钟，DSPLL倍频产生983.04MHz和81.92Mhz两路时钟，983.04Mhz时钟直接作为数字信号源的参考时钟，81.92Mhz时钟经过时钟扇出模块后得到9路同频同相时钟分别作为8路模数转换模块和FPGA时钟；同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。本实用新型的参考时钟全部来源于同一块高稳定度温补晶振，利用数字锁相环来产生各个模块所需频率，大大改善了系统的相位稳定度，整个时钟系统简单明了，易于实现。

主权项

一种超高频雷达系统高稳定时钟网络，其特征在于：包括高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA和USB模块；高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块依次连接，普通晶振与FPGA连接；FPGA与数字锁相环DSPLL模块连接；USB模块和FPGA相连；高稳定温补晶振产生低抖动10MHz时钟源作为数字锁相环DSPLL模块的参考时钟，数字锁相环DSPLL模块倍频产生983.04MHz和81.92Mhz两路时钟，983.04MHz时钟直接输出，81.92Mhz时钟经过低抖动时钟扇出模块后得到9路同频同相时钟，其中8路直接输出，另外一路作为FPGA系统时钟；普通50Mhz晶振作为FPGA的另一个时钟源，同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。