[实用新型]一种超高频雷达系统高稳定时钟网络有效
| 申请号： | 201520810925.2 | 申请日： | 2015-10-19 |
| 公开（公告）号： | CN204967791U | 公开（公告）日： | 2016-01-13 |
| 发明（设计）人： | 文必洋;侯义东;王才军;田应伟;谭剑 | 申请（专利权）人： | 武汉大学 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;G01S7/35;G01S13/58 |
| 代理公司： | 武汉科皓知识产权代理事务所(特殊普通合伙) 42222 | 代理人： | 赵丽影;肖明洲 |
| 地址： | 430072 湖*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 一种 超高频 雷达 系统 稳定 时钟 网络 | ||
1.一种超高频雷达系统高稳定时钟网络，其特征在于：
包括高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA和USB模块；高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块依次连接，普通晶振与FPGA连接；FPGA与数字锁相环DSPLL模块连接；USB模块和FPGA相连；
高稳定温补晶振产生低抖动10MHz时钟源作为数字锁相环DSPLL模块的参考时钟，数字锁相环DSPLL模块倍频产生983.04MHz和81.92Mhz两路时钟，983.04MHz时钟直接输出，81.92Mhz时钟经过低抖动时钟扇出模块后得到9路同频同相时钟，其中8路直接输出，另外一路作为FPGA系统时钟；普通50Mhz晶振作为FPGA的另一个时钟源，同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。
2.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于：所述高稳定温补晶振的频率稳定度小于10ppm，相位噪声低于100dB。
3.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于：所述数字锁相环DSPLL模块使用SILICONLABS公司的型号为SI5324的数字锁相环芯片。
4.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于：所述低抖动时钟扇出模块使用TI公司的型号为cdclvd1216芯片。
5.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于：所述FPGA选用ALTERA公司CYCLONEV系列，且在其内部生成NIOSII嵌入式处理器用于初始化数字锁相环DSPLL模块。
6.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于：所述的参考时钟PCB走线均采用高质量LVPEL差分格式，走线特性阻抗设计为100欧姆，且等长走线。
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