[发明专利]一种可通过用户输入输出端口完成FPGA重配的配置电路

摘要

本发明提出了一种可通过用户输入输出端口完成FPGA重配的配置电路。通过在传统配置电路架构中增加用户配置接口电路，将用户输入输出端口(用户IOB)与配置电路连接，为用户输入输出端口能访问配置电路，并完成动态重配提供了条件，同时对配置电路中的总线接口电路作了改进，使其兼容用户输入输出端口并行配置、系统输入输出端口并行配置和串行配置的三种工作模式。本发明避免了配置电路对固定系统输入输出端口的依赖，使FPGA器件在置入用户系统后仍可改变其内部功能实现系统内可重构，增加了FPGA芯片的灵活性和可靠性。

主权项

一种可通过用户输入输出端口完成FPGA重配的配置电路，其特征在于：包括通用配置接口电路、用户配置接口电路、总线接口电路、配置总线、配置寄存器、配置状态机和配置存储器阵列；通用配置接口电路接收用户通过系统输入输出端口输入的通用配置控制信号、时钟信号及数据信号，输出给总线接口电路；所述通用配置控制信号包括片选信号、写使能信号和模式选择信号M0、M1、M2；用户配置接口电路在FPGA重配时，接收用户通过任意用户输入输出端口输入的用户配置控制信号、时钟信号及数据信号，在配置存储器阵列的控制下将接收的数据进行选通并输出给总线接口电路；所述用户配置控制信号包括片选信号和写使能信号；总线接口电路在配置时接收通用配置接口电路输入的数据信号，在重配时接收通用配置接口电路或用户配置接口电路输入的数据信号，并在配置存储器阵列和配置状态机的控制下对接收的信号进行选通，然后将选通后的信号转化为32位的配置数据IDB[31:0]输出给配置总线；配置总线将接收的32位配置数据输出给配置寄存器；配置寄存器解析配置数据中的地址信息，根据解析出的地址信息将该配置数据写入到配置存储器阵列相应的地址位；配置状态机用于控制通用配置接口电路、用户配置接口电路、总线接口电路、配置总线、配置寄存器和配置存储器阵列的工作时序，以及控制通用配置接口电路或用户配置接口电路的数据选通；配置存储器阵列接收配置寄存器写入的配置数据，控制用户配置接口电路和总线接口电路的数据选通；所述数据信号包括配置地址信息和配置数据信息；用户配置接口电路包括11个32选1多路选择器MUX32、11个半锁存器Half Latch以及11个缓冲器buffer；每个MUX32的输入端与用户输入输出端口连接，输出端通过一个半锁存器Half Latch与一个缓冲器buffer连接，缓冲器buffer的输出与总线接口电路连接，每个MUX32的选择控制端与配置存储器阵列的SRAM单元连接；所述用户配置接口电路在配置存储器阵列SRAM单元的控制下将来自用户输入输出端口的输入选通输出，其中8路接收用户通过用户输入输出端口输入的数据信号，经过选通后作为FPGA的重配数据输出给总线接口电路，另外3路分别接收用户通过用户输入输出端口输入的用户配置控制信号和时钟信号，经过选通后分别作为FPGA的配置控制信号和时钟信号输出给总线接口电路，所述用户配置控制信号包括片选信号和写使能信号。