[发明专利]用于高速串行接口接收端的低功耗3抽头判决反馈均衡器

摘要

本发明属于数据传输技术领域，特别涉及一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器，包括两条结构相同的数据通路，分别为奇数据路、偶数据路；每条数据通路包括1个增益级、1个失调消除单元、1个动态合路求和器、1个动态锁存求和器、1个缓冲器、1个动态反馈级以及1个分路器；奇、偶数据路中的增益级以及失调消除单元组成均衡前端；奇、偶数据路中的动态锁存求和器、动态反馈级以及缓冲器组成第1抽头回路；奇、偶数据路中的动态合路求和器、分路器组成第2、3抽头回路；整个3抽头模块的求和单元均为钟控实现方式。本发明具有功耗低、高工作速率以及均衡能力强的特点。

主权项

1.一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器，其特征在于：包括两条结构相同的数据通路奇数据路和偶数据路；每条数据通路包括1个增益级、1个失调消除单元、1个动态合路求和器、1个动态锁存求和器、1个缓冲器、1个动态反馈级以及1个分路器；奇数据路和偶数据路中的增益级以及失调消除单元组成均衡前端，失调消除单元置于增益级输出端与地之间，奇数据路和偶数据路的增益级输出端分别连接到奇数据路和偶数据路的动态合路求和器输入端，奇数据路和偶数据路的动态合路求和器输出端分别连接到第1抽头回路中奇数据路和偶数据路的动态锁存求和器输入端；第1抽头回路由奇数据路的第1抽头与偶数据路的第1抽头合并实现，奇数据路的第1抽头由偶数据路的动态反馈级输出端连接到奇数据路的动态锁存求和器输出端和奇数据路的动态锁存求和器输出端连接到奇数据路的缓冲器输入端后构成，偶数据路的第1抽头由奇数据路的动态反馈级输出端连接到偶数据路的动态锁存求和器输出端和偶数据路的动态锁存求和器输出端连接到偶数据路的缓冲器输入端构成，奇数据路和偶数据路的缓冲器输出端分别连接到奇数据路和偶数据路的分路器输入端；偶数据路的分路器将偶路数据降速为两路1/4速率数据，并由偶数据路分路器输出端将其传送至偶数据路和奇数据路的动态合路求和器输入端，分别构成偶数据路的第2抽头与奇数据路的第3抽头，奇数据路分路器将奇路数据降速为两路1/4速率数据，并由奇数据路分路器输出端将其传送至奇数据路和偶数据路动态合路求和器的输入端，分别构成奇数据路的第2抽头与偶数据路的第3抽头；第2抽头回路由偶数据路的第2抽头与奇数据路的第2抽头合并实现，第3抽头回路由偶数据路的第3抽头与奇数据路的第3抽头合并实现；整个3抽头模块的求和单元均为钟控实现方式，其特征在于，所述奇数据路和偶数据路的动态锁存求和器都由一对1/2速率的互补时钟分别控制，使其在求和与锁存状态之间切换；所述奇数据路和偶数据路的分路器各有两个时钟控制，且这四个时钟被动态合路求和器共用，其特征在于，所述增益级和失调消除单元均采用电流模逻辑电路，所述动态锁存求和器由求和器与动态锁存器合并实现，包括一个由正沿时钟(CLKP)控制的起尾电流源作用的第一NMOS管(M0)，一对由输入数据驱动的第二NMOS管(M1)和第三NMOS管(M2)，一对由负沿时钟(CLKN)控制的第一PMOS管(M3)和第二PMOS管(M4)，还有一个由正沿时钟(CLKP)控制的上拉第三PMOS管(M6)；第一PMOS管(M3)的源极与电源(VDD)连接，其漏极连接到第二NMOS管(M1)的漏极，第三NMOS管(M2)的漏极连接到第二PMOS管(M4)的漏极，第二PMOS管(M4)的源极连接到电源VDD，第三PMOS管(M6)的源极连接到电源VDD，第一NMOS管(M0)的源极接地；第二NMOS管(M1)的源极、第三NMOS管(M2)的源极、第三PMOS管(M6)的漏极和第一NMOS管(M0)的漏极连接到第三节点(VP)；第一节点(VA)在第三NMOS管(M2)的漏极与第二PMOS管(M4)的漏极的连接线上，第一节点(VA)连接到差分数据正输出端(OUTP)；第二节点(VB)在第一PMOS管(M3)的漏极与第二NMOS管(M1)的漏极的连接线上，第二节点(VB)连接到差分数据负输出端(OUTN)；第一PMOS管(M3)和第二PMOS管(M4)的栅极连接到负沿时钟(CLKN)，第二NMOS管(M1)的栅极连接到差分数据正输入端(INP)，第三NMOS管(M2)的栅极连接到差分数据负输入端(INN)，第一NMOS管(M0)和第三PMOS管(M6)的栅极连接到正沿时钟(CLKP)，所述缓冲器采用电流模逻辑电路，所述偶数据路分路器由一对1/4速率差分时钟：第一差分时钟(CKE10)和第二差分时钟(CKEX10)控制，所述奇数据路分路器由一对1/4速率差分时钟：第三差分时钟(CKO10)和第四差分时钟(CKOX10)控制；第一差分时钟(CKE10)、第三差分时钟(CKO10)、第二差分时钟(CKEX10)、第四差分时钟(CKOX10)依次相差90度相位，所述动态合路求和器由合路器嵌入求和单元实现，包括2对差分时钟输入端，4对差分数据输入端以及1对差分数据输出端。