[发明专利]用于高速串行接口接收端的低功耗3抽头判决反馈均衡器

说明书

本发明属于数据传输技术领域，特别涉及一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器，包括两条结构相同的数据通路，分别为奇数据路、偶数据路；每条数据通路包括1个增益级、1个失调消除单元、1个动态合路求和器、1个动态锁存求和器、1个缓冲器、1个动态反馈级以及1个分路器；奇、偶数据路中的增益级以及失调消除单元组成均衡前端；奇、偶数据路中的动态锁存求和器、动态反馈级以及缓冲器组成第1抽头回路；奇、偶数据路中的动态合路求和器、分路器组成第2、3抽头回路；整个3抽头模块的求和单元均为钟控实现方式。本发明具有功耗低、高工作速率以及均衡能力强的特点。

技术领域

本发明属于数据传输技术领域，特别涉及一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器。

背景技术

近年来高速串口收发机传输的数据率不断上升，目前单通道的数据率已能达到40Gbps以上，如此高的数据率下，信道会对信号产生严重的衰减作用，此时接收机的设计面临着严重的ISI问题。常用的均衡器主要有连续时间线性均衡器(Continuous Time LinearEqualizer，CTLE)和判决反馈均衡器(Decision Feedback Equalizer，DFE)。判决反馈均衡器广泛应用于高速串行接口接收端的设计，判决反馈均衡器置于接收机前端，对来自信道的串行数据进行时域补偿，消除其码间干扰(Inter-Symbol Interference，ISI)，保证接收机正确工作。判决反馈均衡器是一种非线性均衡器，它能提供比一般的线性均衡器更小的误码率(Bit Error Rates，BER)，线性均衡器在减小ISI的同时也放大了噪声，而判决反馈均衡器能在消除ISI的同时不引入噪声增益。

多抽头直接型判决反馈均衡器的设计主要受第1个抽头关键路径的时序限制，1抽头判决反馈均衡器消除ISI的原理是在单位数据周期(Unit Interval，UI)之内，完成对先前1位(bit)数据的判决并将其送回求和单元，消除对当前bit数据的ISI。图1是典型的1抽头直接型判决反馈均衡器示意图，奇数路的输入模拟信号被触发器判决成数字信号反馈回偶数路的跨导求和单元，进而消除第1后体(1stpost cursor，post 1)的ISI。整个关键路径的时序限制受公式(1)所限：

Tckq+Tsettle+Tsetup<1UI (1)

其中，Tckq，Tsetup分别代表触发器的传播延时和建立时间，Tsettle代表模拟求和节点的稳定时间。如果不对关键路径进行时序优化，在40Gbps的数据率下，Tckq+Tsettle+Tsetup很容易超过1UI。

为了解决第1抽头关键路径时序紧张的问题，一种方法如图2所示，采用投机型的结构进行第1抽头设计，此时新环路的时序为：

Tckq+Ts,MX+Tsetup<1UI (2)