[发明专利]一种高可靠SRAM编译器控制电路

摘要

本发明提供一种高可靠SRAM编译器控制电路，包括存储阵列、控制电路、灵敏放大器，该SRAM编译器控制电路结构相对固定，其组成在不同容量、位宽等条件下可以重用，在这些可复用单元的基础上，通过一定的拼接得到不同配置的SRAM电路，这就是SRAM的编译，在拼接基本单元时，SRAM的可靠性会随着SRAM容量的增大而下降，主要是因为随着容量的变大，SRAM在读操作时，经过相同的放电时间，被读取单元的两条位线之间的电压差不断缩小，本发明能够消除不同配置对于SRAM读出时位线之间电压差的影响，实现高可靠性。

主权项

一种高可靠SRAM编译器控制电路，其特征在于：包括存储阵列(61)、控制电路(62)、灵敏放大器(63)，控制电路(62)包括一个或非门和反向器；存储阵列(61)包括多个存储单元，每个存储单元包括字线WordLine——缩写WL(11)、位线BitLine——缩写BL(12)、位线BLB(13)、第一晶体管、第二晶体管、内部存储模块(14)；内部存储模块(14)存储逻辑0和逻辑1；第一晶体管、第二晶体管包括源极、栅极、漏极；字线WL(11)连接第一晶体管和第二晶体管的栅极，第一晶体管的源极连接位线BL(12)，第一晶体管的漏极连接内部存储模块(14)，第二晶体管的的源极连接位线BLB(13)，第二晶体管的漏极连接内部存储模块(14)；多个存储单元排成多行多列的阵列，每行的存储单元通过字线WL(11)相连，每列存储单元的位线BL(12)连接在一起，每列存储单元的位线BLB(13)连接在一起；根据控制电路(62)中的或非门的输出端Y产生的脉冲宽度为2ns～5ns的脉冲，此脉冲作为原始脉冲，经过延时线与非门为主的时序控制电路，产生控制存储阵列(61)的脉冲和灵敏放大器(63)的脉冲，再根据外部输入的地址和读信号，将控制存储阵列(61)的脉冲输入到与外部输入的地址相应的字线和位线上，以进行此存储单元的读操作，即根据内部存储模块(14)存储的逻辑，使位线BL(12)或位线BLB(13)进行放电，产生位线BL(12)和位线BLB(13)的电压，位线BL(12)和位线BLB(13)分别连接灵敏放大器的两路输入；在灵敏放大器(63)的脉冲控制下，位线BL(12)和位线BLB(13)的电压输送到灵敏放大器的两路输入上，当位线BL(12)的电压小于位线BLB(13)的电压，灵敏放大器将位线BL(12)和位线BLB(13)的电压的电压差转换为逻辑1，当位线BL(12)的电压大于位线BLB(13)的电压，灵敏放大器将位线BL(12)和位线BLB(13)的电压的电压差转换为逻辑0；根据控制电路(62)中的或非门的输出端Y产生的脉冲宽度为2ns～5ns的脉冲，此脉冲作为原始脉冲，经过延时线与非门为主的时序控制电路，产生控制存储阵列(61)的脉冲，再根据外部输入的地址和写信号，将这个脉冲输入到与外部输入的地址相应的字线和位线上，以进行此存储单元的写操作，此时位线BL(12)和位线BLB(13)的一条设置为逻辑1，另一条强制设置为逻辑0，第一晶体管将位线BL(12)的电压传送至内部存储模块(14)，第二晶体管将位线BLB(13)的电压传送至内部存储模块(14)，位线BL(12)的电压小于位线BLB(13)的电压，内部存储模块(14)置为逻辑1，位线BL(12)的电压大于位线BLB(13)的电压，内部存储模块(14)置为逻辑0；或非门的两个输入端的第一输入端A连接外部输入，将或非门的两个输入端的第二输入端B连接反向器的输出，反向器的输入连接位线BL(12)，或非门的输出端Y连接存储阵列(61)的字线WL(11)；将或非门的两个输入端的第一输入端A的初值置为逻辑1，将非门的两个输入端的第二输入端B的初值置为逻辑0，或非门的输出端Y的初始值为逻辑0；给或非门的第一输入端A输入下降沿，或非门的第一输入端A由1变为逻辑0，此时或非门的输出端Y由0变为逻辑1，此时连接或非门的输出端Y的存储阵列(61)的字线WL(11)为逻辑1，即字线WL打开，使第一晶体管导通；内部存储模块(14)通过第一晶体管对位线BL(12)放电，即位线BL(12)电压置为逻辑0，输入到反向器的输入端；反向器将输入的逻辑0反向，输出逻辑1，送至或非门的第二输入端B；或非门将第二输入端B输入的逻辑1和或非门的第一输入端A变后得到的逻辑0进行或非运算，或非门的输出端Y由1变为0，形成脉冲；根据需要的存储容量，调整存储阵列(61)中每列的存储单元的数量，每列的存储阵列的位线BL(12)的长度，即每列的存储单元的位线BL(12)的长度之和，位线BL(12)上连接的存储单元的数量增多，或非门的输出端Y的脉冲宽度变宽，同时，调整存储阵列(61)中的列数，将存储阵列(61)中的排成多列的存储单元的位线BL(12)连接在一起，存储阵列(61)中的列数增多，或非门的输出端Y的脉冲宽度变窄，最终将或非门的输出端Y的脉冲宽度调整与2ns～5ns。