[发明专利]一种FPGA芯片内置PHY收发器功能的以太网实现系统

摘要

本发明公开了一种FPGA芯片内置PHY收发器功能的以太网实现系统，包括FPGA芯片和FPGA外部收发器；FPGA芯片包括MAC模块和PHY模块；发送数据时，将MAC模块的数据缓存至存储器，进行以太网帧头帧尾插入以及编码，进行并串转换及编码，将差分信号通过内部收发器发送至外部收发器；接收数据时，将差分信号转换为单端信号，进行串行异步数据信号时钟数据恢复，将恢复后的数据进行解码，进行帧头帧尾识别及解码，通过串并转换后整理为字节对齐数据存入存储器，将数据传递给MAC模块进行处理。本发明在FPGA芯片内部分别实现了PHY收发器及MAC控制器功能，由此实现的以太网，提高了集成度和可靠性。

主权项

一种FPGA芯片内置PHY收发器功能的以太网实现系统，其特征在于，包括FPGA芯片和FPGA外部收发器；所述FPGA芯片包括MAC模块和PHY模块；所述PHY模块包括FIFO存储器、编解码器、数据时钟恢复模块、单端‑差分转换器、差分‑单端转换器和与FPGA外部收发器相连接的FPGA内部收发器，所述FIFO存储器通过MII接口与MAC模块相连接；发送数据时，首先通过所述MII接口将MAC模块的待发送数据缓存至FIFO存储器，其次通过所述编解码器进行以太网帧头、帧尾插入以及4B5B编码，并进行并串转换及NRZI编码，最后通过所述单端‑差分转换器将单端信号转换为差分信号，并将差分信号通过所述FPGA内部收发器发送至FPGA外部收发器；接收数据时，首先通过所述外部收发器将差分信号发送至FPGA内部收发器，并通过所述差分‑单端转换器将差分信号转换为单端信号，其次通过所述数据时钟恢复模块进行串行异步数据信号时钟数据恢复，然后将恢复后的数据通过所述编解码器进行NRZI解码，并进行帧数据的帧头、帧尾识别及4B5B解码，最后通过串并转换后整理为字节对齐数据存入所述FIFO存储器，再通过所述MII接口将数据传递给MAC模块进行处理。