[发明专利]一种FPGA芯片内置PHY收发器功能的以太网实现系统

权利要求书

1.一种FPGA芯片内置PHY收发器功能的以太网实现系统，其特征在于，包括FPGA芯片和FPGA外部收发器；

所述FPGA芯片包括MAC模块和PHY模块；

所述PHY模块包括FIFO存储器、编解码器、数据时钟恢复模块、单端-差分转换器、差分-单端转换器和与FPGA外部收发器相连接的FPGA内部收发器，所述FIFO存储器通过MII接口与MAC模块相连接；

发送数据时，首先通过所述MII接口将MAC模块的待发送数据缓存至FIFO存储器，其次通过所述编解码器进行以太网帧头、帧尾插入以及4B5B编码，并进行并串转换及NRZI编码，最后通过所述单端-差分转换器将单端信号转换为差分信号，并将差分信号通过所述FPGA内部收发器发送至FPGA外部收发器；

接收数据时，首先通过所述外部收发器将差分信号发送至FPGA内部收发器，并通过所述差分-单端转换器将差分信号转换为单端信号，其次通过所述数据时钟恢复模块进行串行异步数据信号时钟数据恢复，然后将恢复后的数据通过所述编解码器进行NRZI解码，并进行帧数据的帧头、帧尾识别及4B5B解码，最后通过串并转换后整理为字节对齐数据存入所述FIFO存储器，再通过所述MII接口将数据传递给MAC模块进行处理。

2.根据权利要求1所述的FPGA芯片内置PHY收发器功能的以太网实现系统，其特征在于，

所述FPGA芯片内还设有锁相环，所述锁相环输出多个采样时钟信号至数据时钟恢复模块，多个采样时钟相位均匀分布在一个时钟周期内，多个采样时钟依次对串行异步数据信号进行采样，再将多个采样时钟的采样结果存入FIFO存储器，根据比特流的0、1跳变信息可以恢复出串行异步数据信号的时钟和数据信息。

3.根据权利要求1所述的FPGA芯片内置PHY收发器功能的以太网实现系统，其特征在于，

所述FPGA外部收发器通过LVDS差分信号与FPGA内部收发器相连接。