[实用新型]沟槽肖特基半导体器件

摘要

本实用新型公开一种沟槽肖特基半导体器件，其沟槽四壁均具有第一二氧化硅氧化层，一第一导电多晶硅体嵌入沟槽中间处，2个第二导电多晶硅体分别嵌入沟槽边缘处，且第一多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层；第一导电多晶硅体位于单晶硅外延层的深度大于所述第二导电多晶硅体位于单晶硅外延层的深度，且第一导电多晶硅体底部与沟槽底部之间的距离小于第二导电多晶硅体底部与沟槽底部之间的距离；位于单晶硅外延层内的上部区域且位于所述沟槽上部外侧四周具有第二导电类型掺杂区。本实用新型改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且器件正向压降和器件损耗均得到了减小，且保护了器件表面的肖特基势垒，进一步降低了器件的漏电流。

主权项

一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞（1）并联构成，所述肖特基势垒单胞（1）包括硅片（2），位于所述硅片（2）背面的下金属层（3），位于所述硅片（2）正面的上金属层（4），所述硅片（2）下部与所述下金属层（3）连接的第一导电类型重掺杂的单晶硅衬底（5），所述硅片（2）上部与上金属层（4）连接的第一导电类型轻掺杂的单晶硅外延层（6），位于所述单晶硅外延层（6）上部并开口于所述单晶硅外延层（6）上表面的沟槽（7），其特征在于：所述沟槽（7）四壁均具有第一二氧化硅氧化层（8），一第一导电多晶硅体（9）嵌入所述沟槽（7）中间处，2个第二导电多晶硅体（11）分别嵌入所述沟槽（7）边缘处且位于第一导电多晶硅体（9）两侧，位于第一导电多晶硅体（9）中下部的第一多晶硅中下部（91）位于沟槽（7）内，位于第二导电多晶硅体（11）中下部的第二多晶硅中下部（111）位于沟槽（7）内，所述第一多晶硅中下部（91）、第二多晶硅中下部（111）和单晶硅外延层（6）之间设有第一二氧化硅氧化层（8）；位于第一导电多晶硅体（9）上部的第一多晶硅上部（92）位于上金属层（4）内，且第一多晶硅上部（92）四周与上金属层（4）之间设有第二二氧化硅氧化层（10），位于第二导电多晶硅体（11）上部的第二多晶硅上部（112）位于上金属层（4）内，且第二多晶硅上部（112）四周与上金属层（4）之间设有第二二氧化硅氧化层（10）；所述第一导电多晶硅体（9）位于单晶硅外延层（6）的深度（d1）大于所述第二导电多晶硅体（11）位于单晶硅外延层（6）的深度（d2），且第一导电多晶硅体（9）底部与沟槽（7）底部之间的距离小于第二导电多晶硅体（11）底部与沟槽（7）底部之间的距离；位于单晶硅外延层（6）内的上部区域且位于所述沟槽（7）上部外侧四周具有第二导电类型掺杂区（12），第二导电类型掺杂区（12）与单晶硅外延层（6）的接触面为弧形面，所述第二导电类型掺杂区（12）位于单晶硅外延层（6）的深度小于第二导电多晶硅体（11）位于单晶硅外延层（6）的深度。