[实用新型]沟槽肖特基半导体器件

说明书

技术领域

本实用新型涉及半导体器件，特别涉及一种沟槽肖特基半导体器件。

背景技术

肖特基势垒二极管是利用金属与半导体接触形成的金属－半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由位于下方的高掺杂浓度的N +衬底和位于上方的低掺杂浓度的N－外延生长层构成，高掺杂浓度的N +衬底底面沉积下金属层形成欧姆接触，构成肖特基势垒二极管的阴极；低掺杂浓度的N－外延生长层顶面沉积上金属层形成肖特基势垒接触，构成肖特基势垒二极管的阳极。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与PN结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。针对上述问题，沟槽式肖特基势垒二极管整流器件被发明出来，其具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点。

肖特基二极管作为一种常规的整流器件已被大家熟知，其用于开关式电源及其它高速电开关式设备，传统的肖特基二极管反向阻断电压低，反向漏电流大，而沟槽型肖特基二极管整流器件可以很好的解决此问题。为此，如何克服上述不足，并进一步优化肖特基势垒二极管整流器件性能和提高器件可靠性是本实用新型研究的课题。

发明内容

本实用新型目的是提供一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且器件正向压降和器件损耗均得到了减小，且在器件反向关断时，第二导电类型区域耗尽夹断，保护了器件表面的肖特基势垒，进一步降低了器件的漏电流。

为达到上述目的，本实用新型采用的技术方案是：一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞并联构成，所述肖特基势垒单胞包括硅片，位于所述硅片背面的下金属层，位于所述硅片正面的上金属层，所述硅片下部与所述下金属层连接的第一导电类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的第一导电类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽，所述沟槽四壁均具有第一二氧化硅氧化层，一第一导电多晶硅体嵌入所述沟槽中间处，2个第二导电多晶硅体分别嵌入所述沟槽边缘处且位于第一导电多晶硅体两侧，位于第一导电多晶硅体中下部的第一多晶硅中下部位于沟槽内，位于第二导电多晶硅体中下部的第二多晶硅中下部位于沟槽内，所述第一多晶硅中下部、第二多晶硅中下部和单晶硅外延层之间设有第一二氧化硅氧化层；

位于第一导电多晶硅体上部的第一多晶硅上部位于上金属层内，且第一多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，位于第二导电多晶硅体上部的第二多晶硅上部位于上金属层内，且第二多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层；

所述第一导电多晶硅体位于单晶硅外延层的深度大于所述第二导电多晶硅体位于单晶硅外延层的深度，且第一导电多晶硅体底部与沟槽底部之间的距离小于第二导电多晶硅体底部与沟槽底部之间的距离；

位于单晶硅外延层内的上部区域且位于所述沟槽上部外侧四周具有第二导电类型掺杂区，第二导电类型掺杂区与单晶硅外延层的接触面为弧形面，所述第二导电类型掺杂区位于单晶硅外延层的深度小于第二导电多晶硅体位于单晶硅外延层的深度。

上述技术方案中进一步改进的技术方案如下：

1、上述方案中，所述第一导电多晶硅体中第一多晶硅上部与第一多晶硅中下部的高度比为1：5~7。

2、上述方案中，所述第二导电多晶硅体中第二多晶硅上部与第二多晶硅中下部的高度比为1：2~3。

3、上述方案中，所述第一导电多晶硅体与第二导电多晶硅体的高度比为1：2~3.5：1。

4、上述方案中，所述第二导电类型掺杂区的深度与第二导电多晶硅体的深度比为2.5：10。

由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果：