[发明专利]一种半导体集成器件制作方法

摘要

本发明涉及半导体制造技术领域，尤其涉及一种半导体集成器件制作方法。可应用于技术节点为32/28nm或者小于22nm的工艺中；可应用于Logic技术平台中。本发明的核心思想是，在晶体管区上独立的形成NMOS和PMOS区域的高介电常数金属栅极层，便于差异化地调节NMOS和PMOS的器件性能，同时可以避免很多复杂的刻蚀工艺。上述技术方案具有如下优点或有益效果：(1)本发明通过单独形成第一沟槽和第一栅层叠机构、第二沟槽和第二栅层叠机构，最后通过化学掩膜技术去除多去的金属，实现差异化地调节第一栅层叠结构和第二栅层叠结构，同时避免了复杂的刻蚀工艺，节约了生产时间，提高生产效率。

主权项

一种半导体集成器件制作方法，其特征在于，步骤一、提供一预设有第一器件区和第二器件区的半导体衬底，位于第一器件区和第二器件区中的半导体衬底之上均设置有样本栅，且在第一器件区和第二器件区中的样本栅及半导体衬底表面自下而上依次覆盖表面阻挡层和第一介质层；步骤二、去除所述第一器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第一器件区中的样本栅之下的第一栅极氧化层显露；步骤三、去除所述第一栅极氧化层，在第一器件区中形成一第一沟槽；步骤四、在所述第一沟槽内形成第一栅层叠结构；并去除预定厚度的第一介质层；步骤五、去除所述第二器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第二器件区中的样本栅之下的第二栅极氧化层显露；步骤六、去除所述第二栅极氧化层，并在第二器件区中形成第二沟槽；步骤七、在所述第二沟槽内形成第二栅层叠结构；步骤八、进行平坦化处理，去除部分所述第一介质层、所述第一栅层叠结构、所述第二栅层叠结构，并籍由剩余的所述表面阻挡层来保护位于沟槽内的第一栅层叠结构/第二栅层叠结构免受损伤。