[发明专利]一种半导体集成器件制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体集成器件制作方法。

背景技术

随着半导体器件被要求具有高集成度、高驱动速度、以及低功耗的优点，尽管栅电介质层厚度减小，但是漏极电流较大，且截止电流也增加。对于28nm以下的技术结点，介电常数为3.9的氧化硅或者SION栅极介质已不能满足现状的生产需要。HKMG(high-k metal-gate高介电常数绝缘金属栅极)工艺成为主流，通常采用具有较高介电常数(k>20)的氧化铪作为栅极介质材料。但是由于NMOS和PMOS所需的阈值电压不同，使得NMOS器件区和PMOS器件区需要使用不同的功函数金属。

采用HKMG工艺过程中，NMOS器件区和PMOS器件区，主要的区别是WF(Work Function)功函数金属不同。

现有的HKMG工艺流程，在完成层间介质层氧化硅沉积之后，还包括如下步骤：

步骤一、去除NMOS和PMOS区域上方的层间介质层，使得栅极氧化层暴露出来；

步骤二、去除替代栅极氧化层；

步骤三、形成high k介质,TiN阻挡层以及NMOS区域的有效功函数调制金属N eWF(effective Work Function有效功函数)；

步骤四、去除PMOS区域的功函数调制金属N eWF；

步骤五、沉积PMOS区域的功函数调制金属P eWF；

步骤六、通过光刻和刻蚀工艺去除沉积在NMOS区域的P eWF金属；

步骤七、金属铝填充；

步骤八、去除多余的金属；

上述工艺流程中，第四步和第六步工艺较复杂，具体涉及到光刻，干法刻蚀和湿法刻蚀。由于功函数调制金属的种类很多而且厚度一般很薄，所以对步骤四及步骤六的精度都有很严格的要求。例如在去除PMOS区域的N eWF时，NMOS区域的N eWF上会覆盖一层掩膜。PMOS区域的N eWF去除完成之后，需要去除NMOS区域的N eWF上覆盖的掩膜，一般是通过湿法刻蚀的方式，同时在去除掩膜过程中，容易对NMOS区域的N eWF和/或PMOS区域的P eWF的造成损伤。

发明内容

鉴于上述问题，本发明提供一种半导体集成器件制作方法，其中，包括如下步骤：

步骤一、提供一预设有第一器件区和第二器件区的半导体衬底，位于第一器件区和第二器件区中的半导体衬底之上均设置有样本栅，且在第一器件区和第二器件区中的样本栅及半导体衬底表面自下而上依次覆盖表面阻挡层和第一介质层；

步骤二、去除所述第一器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第一器件区中的样本栅之下的第一栅极氧化层显露；

步骤三、去除所述第一栅极氧化层，在第一器件区中形成一第一沟槽；

步骤四、在所述第一沟槽内形成第一栅层叠结构；并去除预定厚度的第一介质层；

步骤五、去除所述第二器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第二器件区中的样本栅之下的第二栅极氧化层显露；

步骤六、去除所述第二栅极氧化层，并在第二器件区中形成第二沟槽；

步骤七、在所述第二沟槽内形成第二栅层叠结构；

步骤八、进行平坦化处理，去除部分所述第一介质层、所述第一栅层叠结构、所述第二栅层叠结构，并籍由剩余的所述表面阻挡层来保护位于沟槽内的第一栅层叠结构/第二栅层叠结构免受损伤。

优选地，所述步骤二中，通过光刻和刻蚀方法，去除所述第一器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层。

优选地，所述步骤二中，以所述第一栅极氧化层为去除所述第一器件区以及位于所述第一器件区上方的所述第一介质层和所述表面阻挡层的停止层。

优选地，所述步骤三中，通过干法刻蚀或湿法刻蚀去除第一所述栅极氧化层。

优选地，所述步骤四中，所述第一栅层叠结构包括High K介质层，于所述所述High K介质层上方覆盖有阻挡层，所述阻挡层上端覆盖有第一区有效功函数及金属填充物层。

优选地，所述步骤七中，所述第二栅层叠结构包括所述High K介质层，于所述High K介质层上方盖有阻挡层，所述阻挡层上端覆盖有第二区有效功函数及金属填充物层。

优选地，所述High K介质层的材质为HFO₂，所述阻挡层的材质为TiN材质。