[发明专利]一种用于以太网供电的欠压保护电路

摘要

本发明提供一种用于以太网供电的欠压保护电路，所述用于以太网供电的欠压保护电路包括调节翻转门限电压的电阻分压电路，并产生第一输出电压和第二输出电压；电压选择电路，与电阻分压电路连接，从第一输出电压和第二输出电压选择出一个电压值；带隙比较电路，与电压选择电路连接，将电压选择电路选择的电压值或将防止电源电压的脉冲引起操作的保护电路的电压值作为输入电压，产生欠压保护电路UVLO信号；设置于电阻分压电路与带隙比较电路之间的反馈控制回路，在UVLO信号输出为高电平时，UVLO信号经过电压选择电路，输出较高的第一输出电压，UVLO信号输出为低电平，输出较低的第二输出电压。这样带隙比较器结构缩小了电路面积和加快了电路的响应速度。

主权项

一种用于以太网供电的欠压保护电路，其特征在于，包括：用于调节翻转门限电压的电阻分压电路，并产生第一输出电压和第二输出电压；电压选择电路，与所述电阻分压电路连接，从所述第一输出电压和所述第二输出电压选择出一个电压值；带隙比较电路，与所述电压选择电路连接，用于将所述电压选择电路选择的所述电压值或者将防止电源电压的脉冲引起操作的保护电路的电压值作为输入电压，产生一欠压保护电路UVLO信号；偏置电路，其中所述偏置电路包括：第一偏置电路和比较电压产生电路；其中所述第一偏置电路包括：第三十PMOS晶体管(M0)、第二PMOS晶体管(M2)、第三PMOS晶体管(M3)、第一PMOS晶体管(M1)和第四电容(C4)，其中所述第三十PMOS晶体管(M0)栅极接地，所述第三十PMOS晶体管(M0)的源极和衬底连接于内部电源电压(VCC)，所述第三十PMOS晶体管(M0)的漏极与所述第二PMOS晶体管(M2)的漏极连接，所述第二PMOS晶体管(M2)的漏极连接于所述第二PMOS晶体管(M2)的栅极上；所述第二PMOS晶体管(M2)的源极和衬底接地；所述第三PMOS晶体管(M3)的源极和衬底接地；所述第三PMOS晶体管(M3)的栅极通过所述第四电容(C4)接地，所述第二PMOS晶体管(M2)的栅极和所述第三PMOS晶体管(M3)的栅极为所述带隙比较电路提供第一偏置电流(inp1)；所述第二PMOS晶体管(M2)的栅极通过二极管与所述第一PMOS晶体管(M1)的栅极连接，所述第一PMOS晶体管(M1)的漏极与所述第三PMOS晶体管(M3)的漏极相连，所述第一PMOS晶体管(M1)的源极和衬底连接于所述内部电源电压(VCC)，所述第一PMOS晶体管(M1)的栅极提供所述第一偏置电流(inp1)；其中所述比较电压产生电路包括：第六PMOS晶体管(M6)、第七PMOS晶体管(M7)、第八PMOS晶体管(M8)、第九PMOS晶体管(M9)和第一电容(C1)，所述第一偏置电路的所述第一PMOS晶体管(M1)与所述第六PMOS晶体管(M6)形成镜像电流源，所述第一PMOS晶体管(M1)的栅极提供的所述第一偏置电流(inp1)给所述第六PMOS晶体管(M6)的栅极；所述第六PMOS晶体管(M6)的源极和衬底连接于所述内部电源电压(VCC)，所述第七PMOS晶体管(M7)的源极和衬底连接于所述内部电源电压(VCC)，所述第七PMOS晶体管(M7)的栅极与所述带隙比较电路的第十五PMOS晶体管(M15)的栅极连接，所述第十五PMOS晶体管M15栅极产生自偏置电压Vbias)，所述第七PMOS晶体管(M7)的漏极与所述第六PMOS晶体管(M6)的漏极连接，所述第七PMOS晶体管(M7)的漏极与所述第八PMOS晶体管(M8)的源极连接，所述第八PMOS晶体管(M8)的衬底连接于所述第八PMOS晶体管(M8)的源极，且所述第六PMOS晶体管(M6)的漏极输出第二偏置电压(Vbias2)；所述第八PMOS晶体管(M8)的漏极与所述第八PMOS晶体管(M8)的栅极短接，所述第八PMOS管(M8)的漏极连接于所述第九PMOS管(M9)的源极，所述第九PMOS管(M9)的衬底连接于所述第九PMOS管(M9)的源极；所述第九PMOS管(M9)的栅极和所述第九PMOS管(M9)的漏极通过第一电容(C1)接地；设置于所述电阻分压电路与所述带隙比较电路之间的反馈控制回路，用于在所述UVLO信号输出为高电平时，所述UVLO信号经过所述电压选择电路，输出较高的所述第一输出电压，所述UVLO信号输出为低电平时，输出较低的所述第二输出电压。