[发明专利]基于状态机和片内总线的CPCI串口板及其工作方法

摘要

本发明属于计算机通讯领域，尤其涉及一种基于FPGA状态机和WB片内总线的CPCI串口板及其工作方法，采用一主多从的片内总线运行模式，包括了处理单元、8或16通路异步收发器、双口SDRAM粘连逻辑、地址译码器、配置状态寄存器区、串口接收信号滤波逻辑等电路；异步收发器软核支持WB片内总线，与NS16550A器件兼容；板卡串口具备扩展能力；串口通讯速率大于2Mbps，且有6个字节数据缓冲区；通讯收发帧之间的延迟时间有256档可设，最小10us，最大2.56ms，误差小于0.1us；上位机能对各串口独立配置、全面监控，实现了由FPGA状态机执行多路串口数据收发、处理和存储流程、突出了时序性能。

主权项

一种基于FPGA状态机和WB片内总线的CPCI异步串口板，其特征在于，主要包括：PCI9052总线控制器、双口SDRAM、FPGA芯片、CPCI总线连接器、SCSI连接器；其中，FPGA芯片内包括：WB片内总线、8个异步收发器、双口SDRAM总线粘连逻辑、LOCAL总线寄存器区、地址译码逻辑、串口接收滤波逻辑、WB总线处理逻辑，即FPGA状态机；双口SDRAM总线粘连逻辑分为双口SDRAM与LOCAL总线粘连逻辑、双口SDRAM与WB总线粘连逻辑；LOCAL总线寄存器区分为LOCAL总线配置寄存区、LOCAL总线状态寄存区；地址译码逻辑分为LOCAL总线地址译码逻辑、WB总线地址译码逻辑；CPCI总线通过CPCI总线连接器和PCI9052总线控制器连接，PCI9052总线控制器通过PCI9052LOCAL总线和FPGA芯片中的LOCAL总线地址译码逻辑、LOCAL总线配置寄存区、LOCAL总线状态寄存区、双口SDRAM与LOCAL总线粘连逻辑连接；WB总线地址译码逻辑、WB总线处理逻辑通过WB总线和8个异步收发器、双口SDRAM与WB总线粘连逻辑相连，8个异步收发器通过串口接收滤波逻辑和FPGA芯片外的SCSI连接器相连，SCSI连接器通过串行总线和8个串口相连；异步收发器中断信号与片内WB总线处理逻辑相连，以便告知WB总线处理逻辑某异步收发器要求处理异步串口交易；所述双口SDRAM的存储空间分为两部分，即上位机可写访问的一级缓冲区和WB总线处理逻辑可写访问的二级缓冲区，一级或二级缓冲区均分成了16个子区，每路异步串口对应着一级缓冲区内的一对发送子区和接收子区，以及二级缓冲区内的一对发送子区和接收子区；上位机可读写访问一级缓冲区的所有发送子区，但只能读访问一级缓冲区的所有接收子区；WB总线处理逻辑除只能读访问一级缓冲区的所有发送子区外，可读写一级缓冲区内所有接收子区和二级缓冲区内所有发送和接收子区。