[发明专利]基于状态机和片内总线的CPCI串口板及其工作方法

说明书

技术领域

本发明属于计算机通讯技术领域，尤其涉及一种基于FPGA状态机和WB片内总线的CPCI串口板及其工作方法。

背景技术

计算机通讯适配器是计算机与外部设备的信息通讯桥梁，具有双向通讯、数据缓冲、参数可设置等功能，主要用于对外部设备的数据通讯、状态监控、实验测试和维修维护等。CompactPCI(Compact Peripheral Component Interconnect，紧凑型外设部件互连标准，以下简称CPCI)异步串口板安装在计算机CPCI扩展槽内，板卡上有CPCI总线控制器模块、多路异步串口模块、数据处理单元和数据缓冲区，可实现计算机CPCI总线与外围多路设备串行总线之间的异步串口。

可以按照异步串口电路的实现方式分类，目前各种CPCI异步串口板一般采用以下方法实现：

1、使用嵌入式处理器作数据处理单元

采用独立的嵌入式处理器作为数据处理单元，要么使用嵌入式处理器自身的2到3个异步串口，要么使用粘连到FPGA片内总线的异步收发逻辑或异步收发器件，由DSP处理器统一处理和存储串行数据。此方法的关键点是采用高性能数字信号处理器(DSP)和一主多从式总线结构。

2、使用FPGA芯片集成收发逻辑和处理逻辑

采用FPGA芯片集成了若干独立的收发逻辑和处理逻辑，其中每个收发逻辑实现了一路串行数据的接受、发送和并串转换，每个处理逻辑实现了一路串行数据的读取、处理和存储，整个FPGA芯片实现了若干独立的CPCI总线与异步串口之间的数据处理和交换通道。此方法的关键点是在FPGA内实现了若干独立的数据通道，每个均采用各自的收发逻辑和处理逻辑，在处理逻辑内实现了相关通道的通讯协议。

对于上述第一种设计方法，采用单片机或嵌入式处理器作为处理单元，通过访问通用异步收发器，来接受或者发送数据，数据存储器为一片双口SDRAM，利用信号灯控制协议，CPCI总线上位机和板卡处理单元轮换访问数据，板卡处理单元直接接收和应答数据。通常情况下，串口应答有响应时间的要求，而用嵌入式处理器读取、处理和存储数据，速度慢，特别是无法满足高速、多路、实时接收和应答串口数据的要求，一般从串口数据帧接收完毕开始，到串行数据帧开始发送为止，这段串口应答延迟时间至少1ms级，而且应答延迟时间无法精确控制。另外上位机和单片机都可对双口SDRAM进行写访问，而且必须满足串口应答时间限制，串口在发送过程中上位机对数据存储器的写操作将导致串口发送数据帧不完整的问题。

对于上述第二种设计方法，如果收发逻辑选用带访问端口的通用异步串行收发器或UART软核,每个处理逻辑就是一个可访问外部端口的总线状态机，则每个串口通路均是一个主逻辑和一个从逻辑构成的独立总线系统，整个FPGA将包括若干独立总线系统。每个总线系统还需要访问外部数据存储器，并建立防止访问冲突机制，同时要为CPCI总线上位机提供查询和设置端口。可见这种方案构造的片上系统结构复杂，规模很大，难以把握。如果收发逻辑选用简单的无访问端口的串并转换逻辑，与通用异步串行收发器相比，功能不足，如不支持CPCI总线的通讯模式设置、工作状态查询、通讯错误类型查询、处理器中断报警和波特率设置等。

发明内容

针对目前CPCI异步串口板存在的应答延迟时间长，FPGA资源浪费，片上系统结构复杂，扩展性差、功能不足、兼容性差的问题，本发明提出的一种基于FPGA状态机和WB总线的CPCI异步串口板及其工作方法。

本发明提出的基于FPGA状态机和WB片内总线的异步串口板主要包括：PCI9052总线控制器、双口SDRAM、FPGA芯片、CPCI总线连接器、SCSI连接器。

其中，FPGA芯片内包括：WB片内总线、8个异步收发器、双口SDRAM总线粘连逻辑、LOCAL总线寄存器区、地址译码逻辑、串口接收滤波逻辑、WB总线处理逻辑,即FPGA状态机；双口SDRAM总线粘连逻辑分为双口SDRAM与LOCAL总线粘连逻辑、双口SDRAM与WB总线粘连逻辑；LOCAL总线寄存器区分为LOCAL总线配置寄存区、LOCAL总线状态寄存区；地址译码逻辑分为LOCAL总线地址译码逻辑、WB总线地址译码逻辑。

CPCI总线通过CPCI总线连接器和PCI9052总线控制器连接，PCI9052总线控制器通过PCI9052LOCAL总线和FPGA芯片中的LOCAL总线地址译码逻辑、LOCAL总线配置寄存区、LOCAL总线状态寄存区、双口SDRAM与LOCAL总线粘连逻辑连接。