[发明专利]一种基于VL的数据帧并发业务发生设备和方法

摘要

本发明公开了一种基于VL的数据帧并发业务发生设备，其中，所述数据帧并发业务发生设备包括帧净荷数据寄存器、FPGA模块、MAC层接口电路，所述FPGA模块包括控制信息寄存器、帧序号硬件并发处理电路、SN序号发生电路、帧间隔并发处理模块、帧间隔控制模块、帧汇聚模块；所述FPGA模块首先读出帧控制信息和帧净荷数据，然后将SN序号发生电路生成的帧序号附加到数据帧帧尾形成完整的数据帧，完整的数据帧后通过帧间隔控制模块送到帧汇聚模块进行数据帧重排，最后送到MAC层接口电路进行数据帧的物理发送。在2048范围内的VL数据帧可以实现硬件的并发操作控制，每个VL数据帧均有自己的专属控制信息寄存器。

主权项

一种基于VL的数据帧并发业务发生设备的发生方法，其特征在于，所述数据帧并发业务发生设备包括帧净荷数据寄存器、FPGA模块、MAC层接口电路，所述FPGA模块包括控制信息寄存器、帧序号硬件并发处理电路、SN序号发生电路、帧间隔并发处理模块、帧间隔控制模块、帧汇聚模块；所述FPGA模块首先读出帧控制信息和帧净荷数据，然后将SN序号发生电路生成的帧序号附加到数据帧帧尾形成完整的数据帧，完整的数据帧后通过帧间隔控制模块送到帧汇聚模块进行数据帧重排，最后送到MAC层接口电路进行数据帧的物理发送，所述帧净荷数据寄存器，采用外部RAM，存放高达2048路VL数据帧，所述数据帧的最大长度为2048byte，所述控制信息寄存器，采用内部DPRAM，存放每个VL数据帧的发送控制参数，所述发送控制参数包括，相同VL数据帧之间的间隔控制，不同VL数据帧之间的间隔控制，同一个VL数据帧的SN递增大小、冗余通路间隔大小、错误插入、发送帧数周期控制，所述VL数据帧的间隔控制通过内部DPRAM来实现；所述方法包括如下步骤：步骤1：将需要生产的不同VL数据帧顺序放置在帧净荷数据寄存器，即外部RAM中；步骤2：控制信息寄存器，采用内部DPRAM，存放每个VL数据帧的发送控制参数，所述内部DPRAM被配置为2048*64，每个VL数据帧的发送控制参数包括，相同VL数据帧之间的间隔控制参数，不同VL数据帧之间的间隔控制参数，同一个VL数据帧的SN递增大小、冗余通路间隔大小、错误插入识别、发送帧数周期控制参数；步骤3：当VL数据帧并发业务发生时，帧序号硬件并发处理电路首先读出不同的VL数据帧，然后再根据控制信息参数和对应VL数据帧的外部RAM地址读出AFDX外部数据帧的内容，进行差错控制，时间参数调整，CRC校验操作，所述VL数据帧的间隔控制通过内部DPRAM来实现，所述VL数据帧并发业务硬件时序流程如下，步骤1：在空闲状态，通过CPU完成VL发送控制参数清零操作，进入是否启动发送判断流程；如没有启动发送，则继续空闲状态，等待发送启动命令；步骤2、软件启动发送流程后，CPU首先完成VL发送控制参数、VL数据帧初始数据写入，然后设置硬件启动位；硬件电路从空闲状态进入VL帧参数读取状态，读取发送控制参数，形成发送帧数据并发送；步骤3、如果全部的VL发送控制参数的FRAME_NUMBER都为0x00的时候，认为全部的帧数据发生已经完成，设置发送停止标志，进入停止状态，发送停止，所述VL数据帧并发软件流程如下，步骤1、启动并发开始控制；步骤2、软件设置外部RAM写入VL并发数据帧；步骤3、设置内部DPRAM写入VL发送控制参数；步骤4、清零发送停止标志位，延时100us后；步骤5、设置发送启动控制位，然后定时100ms查询发送停止标志位，检索到发送停止位后，发送启动控制位清零，停止并发业务。