[发明专利]一种基于VL的数据帧并发业务发生设备和方法

说明书

技术领域

本发明涉及一种基于FPGA（Filed-Programmable Gate Array，现场可编程门阵列）及VL（Virtual link虚链路）的AFDX（Avionics Full Duplex Switched Ethernet，航空电子全双工交换式以太网）航空数据总数据帧并发业务发生方法，尤其是一种基于VL的数据帧并发业务发生设备和方法。

背景技术

随着航空电子设备和航空电子网络的快速发展，由于AFDX数据总线高可靠性、时间延时固定、高通信速率等特点，在新一代航空数据总线中已开始采用AFDX总线作为飞机内部通信数据总线。但与之对应的国内AFDX总线测试设备还没有得到发展，技术也较之滞后。AFDX总线方面的产品多在通信方面进行发展，适用与特定的VL数据帧或者较小VL数据帧范围内的通信使用。但是，用于AFDX总线测试的板卡通常需要对设备进行压力测试、延时测试，数据帧抖动测试等方面，而这些测试业务都是基于不同的VL数据帧并发进行的，这就需要测试仪器能够实时并发产生不同的VL数据帧业务数据帧。另外，作为测试板卡，时间分辨率要求较高，一般要求达到us级别，目前在国内还没有这种测试仪器，国外已有的实现多路VL数据帧测试的仪器也大多采用软件实现的方式，仅支持到128路VL数据帧并发处理，如果再要实现更多的VL数据帧并发处理，则会导致更大的时间不准确。这种软件处理的方法必然存在实时性差，数据包抖动时延精度较差等问题，无法满足高时延分辨率的要求。

发明内容

本发明要解决的技术问题是提供了一种基于VL的数据帧并发业务发生设备和方法，在2048范围内的VL数据帧可以实现硬件的并发操作控制。

本发明提供的基于VL的数据帧并发业务发生设备，其中，所述数据帧并发业务发生设备包括帧净荷数据寄存器、FPGA模块、MAC层接口电路，所述FPGA模块包括控制信息寄存器、帧序号硬件并发处理电路、SN序号发生电路、帧间隔并发处理模块、帧间隔控制模块、帧汇聚模块；所述FPGA模块首先读出帧控制信息和帧净荷数据，然后将SN序号发生电路生成的帧序号附加到数据帧帧尾形成完整的数据帧，完整的数据帧后通过帧间隔控制模块送到帧汇聚模块进行数据帧重排，最后送到MAC层接口电路进行数据帧的物理发送。

进一步，所述帧净荷数据寄存器，采用外部RAM，存放高达2048路VL数据帧，所述数据帧的最大长度为2048byte。

进一步，所述控制信息寄存器，采用内部DPRAM，存放每个VL数据帧的发送控制参数，所述发送控制参数包括，相同VL数据帧之间的间隔控制，不同VL数据帧之间的间隔控制，同一个VL数据帧的SN递增大小、冗余通路间隔大小、错误插入、发送帧数周期控制。

进一步，所述VL数据帧的间隔控制通过内部DPRAM来实现。

本发明还提供了基于VL的数据帧并发业务发生方法，其中，所述方法包括如下步骤：

步骤1：将需要生产的不同VL数据帧顺序放置在帧净荷数据寄存器，即外部RAM中；

步骤2：控制信息寄存器，采用内部DPRAM，存放每个VL数据帧的发送控制参数，所述内部DPRAM被配置为2048*64，每个VL数据帧的发送控制参数包括，相同VL数据帧之间的间隔控制参数，不同VL数据帧之间的间隔控制参数，同一个VL数据帧的SN递增大小、冗余通路间隔大小、错误插入识别、发送帧数周期控制参数；

步骤3：当VL数据帧并发业务发生时，帧序号硬件并发处理电路首先读出不同的VL数据帧，然后再根据控制信息参数和对应VL数据帧的外部RAM地址读出AFDX外部数据帧的内容，进行差错控制，时间参数调整，CRC校验等操作。

进一步，所述VL数据帧的间隔控制通过内部DPRAM来实现。

进一步，所述VL数据帧并发业务硬件时序流程如下，

步骤1：在空闲状态，通过CPU完成VL发送控制参数清零操作，进入是否启动发送判断流程；如没有启动发送，则继续空闲状态，等待发送启动命令；

步骤2、软件启动发送流程后，CPU首先完成VL发送控制参数、VL数据帧初始数据写入，然后设置硬件启动位；硬件电路从空闲状态进入VL帧参数读取状态，读取发送控制参数，形成发送帧数据并发送；

步骤3、如果全部的VL发送控制参数的FRAME_NUMBER都为0x00的时候，认为全部的帧数据发生已经完成，设置发送停止标志，进入停止状态，发送停止。

进一步，所述VL数据帧并发软件流程如下，

步骤1、启动并发开始控制；