[发明专利]锁相环电路

摘要

本申请公开了一种锁相环（PLL）电路，其用于通过锁相环来产生与外部时钟同步的生成时钟。所述PLL电路包括第一检测器和测量装置，第一检测器用于检测生成时钟是否与外部时钟同步，所述测量装置用于测量外部时钟从上升到下降的高电平时间和外部时钟从下降到上升的低电平时间中的至少一个。在生成时钟与外部时钟同步的情况下，当检测到高电平时间或低电平时间的波动变为等于或大于预定值时，PLL电路将生成时钟的频率固定为在这个时间点输出的频率，并且持续输出具有固定频率的生成时钟。

主权项

一种锁相环电路，其接收外部时钟并产生生成时钟，所述外部时钟是从外部与数字音频信号一起提供的采样时钟，所述生成时钟是与所述外部时钟同步的采样时钟，所述锁相环电路包括：第一检测器，其检测所述生成时钟的相位是否与所述外部时钟的相位同步；测量装置，其测量所述外部时钟从上升到下降的高电平时间和所述外部时钟从下降到上升的低电平时间中的至少一个；第二检测器，其基于所述测量装置当前测量到的高电平时间或低电平时间和所述测量装置之前测量到的高电平时间或低电平时间来检测在预定电平或更高电平处的所述高电平时间或所述低电平时间出现的波动；以及保持装置，在所述第二检测器在所述第一检测器检测到所述生成时钟与所述外部时钟同步的状态下在所述预定电平或更高电平处检测到所述高电平时间或所述低电平时间出现波动时，所述保持装置将所述生成时钟的频率固定为在此时间点输出的频率，并且持续输出具有该固定频率的生成时钟。