[发明专利]锁相环电路

说明书

技术领域

本发明涉及产生用于数字音频信号处理的采样时钟的数字锁相环（PLL）电路，更具体而言，涉及允许对这样的装置进行持续操作的PLL电路，该装置即使在在外部时钟中检测到异常时，也尽可能利用从该PLL电路输出的生成时钟。

背景技术

专利文献1（PTL1）公开了一种产生用于数字音频信号处理的采样时钟的数字锁相环（PLL）电路。该PLL电路从外部接收与数字音频信号一起提供的采样时钟（外部时钟），并且生成与外部时钟同步并具有稳定频率的采样时钟。将生成时钟提供给各种音频信号处理电路（数字信号处理（DSP）、数字/模拟（D/A）转换器、模拟/数字（A/D）转换器、和网络输入输出接口（I/O）等等），并且在这些电路中，与生成时钟同步地执行各种音频信号处理（信号处理、D/A转换、A/D转换、传输、以及接收等等）。经常将这样的PLL电路与音频信号处理电路一起结合在包括音频信号处理电路的音频装置的壳体中，但也可独立于音频装置来提供PLL电路。

引用列表

专利文献

PTL1：JP4606533B2

发明内容

在PTL1的技术中，当检测到事件（例如“丢失外部时钟的输入”、“丢失外部时钟与内部时钟的同步”或“外部时钟的频率范围改变”）时，PLL电路判断外部时钟已发生异常，并将PLL电路的基准信号从外部时钟切换到内部时钟以继续操作。在这种情况下，存在当执行从外部时钟到内部时钟的切换时必须暂时使音频信号静音的问题。

此外，在对上述有关外部时钟的异常的判断中会存在时间延迟，且已经存在这样的缺陷：从外部时钟发生异常直到判断出该异常的发生，生成时钟的频率会一直波动。

本发明的目的在于提供一种PLL电路，该PLL电路即使在检测到外部时钟中的异常时也会尽可能地抑制生成时钟的频率波动，并且能够尽可能地持续输出音频信号而不用将音频信号静音。

为了达到这个目的，本发明的PLL电路是一种用于接收外部时钟及用于产生生成时钟的锁相环（PLL）电路，所述外部时钟是从外部与数字音频信号一起提供的采样时钟，所述生成时钟是与所述外部时钟同步的采样时钟，所述PLL电路包括：第一检测器，其用于检测所述生成时钟的相位与所述外部时钟的相位是否同步；测量装置，其用于测量所述外部时钟从上升到下降的高电平时间和所述外部时钟从下降到上升的低电平时间中的至少之一；第二检测器，其用于基于由所述测量装置当前测量到的高电平时间或低电平时间和由所述测量装置之前测量到的高电平时间或低电平时间来检测在预定水平或更高水平处的所述高电平时间或所述低电平时间出现的波动；以及保持装置，其用于在当所述第二检测器在所述第一检测器检测到所述生成时钟与所述外部时钟同步的状态下在所述预定水平或更高水平处检测到所述高电平时间或所述低电平时间出现波动时，将所述生成时钟的频率固定至在此时间点输出的频率，并且持续输出具有该固定频率的生成时钟。

在这样的PLL电路中，可以构思所述PLL电路进一步包括静音判断装置，当所述保持装置持续输出具有所述固定频率的生成时钟时，该静音判断装置输出用于指示对所述音频信号的静音进行解除的信号作为静音信号。

还可以构思所述PLL电路进一步包括：频率判断装置，其用于判断所述外部时钟的频率是否包含在由用户设置的任意数目的频率范围中的任意一个频率范围之内；和静音判断装置，其用于（a）当所述保持装置持续输出具有所述固定频率的生成时钟时，输出用于指示对所述音频信号的静音进行解除的信号作为静音信号；（b）当所述频率判断装置判断出所述外部时钟的频率不包含在所述频率范围中的任意一个频率范围之内时或者变化到所述频率范围中的另一个不同频率范围时，输出指示使所述音频信号静音的信号作为所述静音信号；以及（c）在除上述（a）和（b）以外的其它情况中，保持所述静音信号的当前值不变。

还可以构思当所述频率判断装置判断出所述外部时钟的频率包含在所述频率范围中的任意一个频率范围之内时，所述保持装置停止输出具有所述固定频率的生成时钟，并且通过锁相环重新开始相位跟随操作。

根据本发明，即使在外部时钟中出现异常时，通过比较高电平时间或低电平时间可以快速地检测到该异常，因此，可以非常迅速地将PLL电路切换至输出具有固定频率的生成时钟的状态。另外，当在外部时钟中检测到异常时，可快速地固定生成时钟的频率而会不引起生成时钟的频率的波动，从而不必在此期间使音频信号静音。因此，即使当在外部时钟中检测到异常时，也可以尽可能地持续输出音频信号而不执行对音频信号的静音。

附图说明