[发明专利]用于耦合FPGA模块的自适应接口有效
| 申请号： | 201410089777.X | 申请日： | 2014-03-12 |
| 公开（公告）号： | CN104142902B | 公开（公告）日： | 2017-08-29 |
| 发明（设计）人： | D·哈塞;R·波尔诺 | 申请（专利权）人： | 帝斯贝思数字信号处理和控制工程有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所11038 | 代理人： | 张立国 |
| 地址： | 德国帕*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及一种用于在至少一个带有至少一个FPGA应用程序（8）的FPGA（2）和至少一个用于与所述FPGA（2）连接的I/O模块（5）之间实现自适应接口的方法，它们构成为对应的发送器侧（3）或接收器侧（4），其中，在FPGA（2）与I/O模块（5）之间构成有串行接口（6），所述方法包括如下步骤针对每个FPGA应用程序（8）配置最大数目的要传输的寄存器（9）；针对所有寄存器（9）配置共同的固定寄存器宽度；针对要传输的寄存器（9）在发送器侧（3）上设置使能信号（EN）；将所述使能信号从所述发送器侧传输至所述接收器侧（4）；以及将针对其设置所述使能信号的寄存器从所述发送器侧传输至所述接收器侧。此外，本发明还涉及一种FPGA控制系统（1）。 | ||
| 搜索关键词： | 用于 耦合 fpga 模块 自适应 接口 | ||
【主权项】：
一种用于在至少一个带有至少一个FPGA应用程序(8)的FPGA(2)和至少一个用于与所述FPGA(2)连接的I/O模块(5)之间实现自适应接口的方法，所述FPGA和所述I/O模块构成为对应的发送器侧(3)或接收器侧(4)，其中，在所述至少一个FPGA(2)与所述至少一个I/O模块(5)之间构成有串行接口(6)，所述方法包括如下步骤：针对每个FPGA应用程序(8)配置最大数目的要传输的寄存器(9)，针对所有寄存器(9)配置共同的固定寄存器宽度，针对所述最大数目的要传输的寄存器(9)中的要传输的寄存器(9)在发送器侧(3)上设置使能信号(EN)，将使能信号(EN)从所述发送器侧(3)传输至所述接收器侧(4)，以及将针对其设置所述使能信号(EN)的寄存器(9)从所述发送器侧(3)传输至所述接收器侧(4)。
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