[发明专利]用于耦合FPGA模块的自适应接口

说明书

技术领域

本发明涉及一种用于在至少一个带有至少一个FPGA应用程序的FPGA和至少一个用于与所述FPGA连接的I/O模块之间实现接口的方法，所述FPGA和所述I/O模块构成为对应的发送器侧或接收器侧。此外，本发明涉及一种FPGA控制系统，该FPGA控制系统具有至少一个带有至少一个FPGA应用程序的FPGA和至少一个用于与所述FPGA连接的I/O模块，所述FPGA和所述I/O模块构成为对应的发送器侧或接收器侧。

背景技术

在高端应用中，要求调节回路模型的循环时间越来越小。因此，这样的调节回路模型基于调节算法通常在FPGA控制系统中实现在现场可编程门阵列(FPGA)上，由此可以实现采样率为100ns到5μs的非常快速的调节回路。调节回路模型在此可以模块化地构造。这些模块化的FPGA电路或模型FPGA电路在样机系统中通常并不具有适合的I/O布线，以便能够直接响应所必需的传感器和/或执行器。

因此，需要对传感器和/或执行器进行适配，所述适配通过I/O模块进行。I/O模块例如可以通过插接系统建立至模型硬件、亦即FPGA的连接，其中，直接的插接器可以用于插上I/O模块或线缆插接器。

在这种模块化的系统中有问题是，将具有小等待时间和高带宽的任意I/O模块连接到模型FPGA上。

为了解决该问题，现有技术中已知，对于每种特定的I/O模块定义具有适合协议的适合接口。由此可以在带宽尽可能高的情况下实现小的等待时间。不过，每个所定义的接口都必须不仅在FPGA应用程序侧而且对相应的I/O模块被特定地创建，这与大的耗费相联系。

备选地，在现有技术中已知实现模块化总线，这些总线通常具有固定的最大可达到的带宽和等待时间。已知不同的模块化系统，在这些系统中通过地址数据总线进行连接。在此，原理上在并行总线例如PHS总线或ISA总线与串行总线例如PCIExpress之间予以区分。

在并行总线的情况下，带宽通常通过存在的数据线路的数目来确定。在具有N个数据线路的总线的情况下，在传输1比特或N比特时的等待时间相同。最大可达到的带宽和等待时间对于所有I/O模块而言是相同的。

在模块化系统的总线为串行的情况下，使用嵌入了实际有用数据的协议。这些已知的协议具有最小协议附加头，该最小协议附加头在通过协议确定最小有用数据量时与传输例如1比特或32比特无关地是相同的。例如，可以总是仅传输n*字节(8比特)或n*32比特。如果仅传输一个有用数据位，则仍然必须传输完整的最小有用数据量。由于协议附加头和最小有用数据量相对于接口的特定实现而使带宽和等待时间变差。

也可以根据所使用的FPGA模型需要恒定数据率。与恒定数据率的偏差称作抖动。

上述实施方式分别涉及发送器侧和接收器侧，亦即单向接口。在此，FPGA应用程序和I/O模块作为发送器侧或接收器侧的实现可互换。此外，接口也可以实施为双向接口。

发明内容

因此从上述的现有技术出发，本发明的任务在于，给出一种上面所说明的方法以及一种上面所述类型的FPGA控制系统，所述方法和所述FPGA控制系统在提供高数据率和低等待时间的情况下能实现具有所期望的数据率和所期望的等待时间的、在发送器侧与接收器侧之间的可变的数据传输，并且能以低耗费实施或提供。

该任务根据本发明通过以下特征来解决。

根据本发明，因此说明了一种用于在至少一个带有至少一个FPGA应用程序的FPGA和至少一个用于与所述FPGA连接的I/O模块之间实现自适应接口的方法，所述FPGA和所述I/O模块构成为对应的发送器侧或接收器侧。在所述至少一个FPGA与所述至少一个I/O模块之间构成有串行接口。该方法包括如下步骤：针对每个FPGA应用程序配置最大数目的要传输的寄存器，针对所有寄存器配置共同的固定寄存器宽度、针对所述最大数目的要传输的寄存器中的要传输的寄存器在发送器侧上设置使能信号，将使能信号从所述发送器侧传输至所述接收器侧，将针对其设置所述使能信号的寄存器从发送器侧传输至接收器侧。

此外，根据本发明说明了一种FPGA控制系统，该FPGA控制系统具有至少一个带有至少一个FPGA应用程序的FPGA和至少一个用于与所述FPGA连接的I/O模块，所述FPGA和所述I/O模块构成为对应的发送器侧或接收器侧。在所述至少一个FPGA与所述至少一个I/O模块之间构成有串行接口。所述FPGA控制系统构成为用于根据上述方法在所述至少一个FPGA与所述至少一个I/O模块之间实现自适应接口。