[发明专利]一种基于FPGA的CCD动态高精度时序信号产生电路

摘要

本发明一种基于FPGA的CCD动态高精度时序信号产生电路，包括数字时钟管理单元、分频器单元、通道延时精调单元、组合逻辑单元。采用数字时钟管理单元动态配置产生时钟频率可变的主时钟，用于产生像元时钟；主时钟经过分频器单元产生相位差固定的源信号；然后使用通道延时精调单元实现对高速驱动信号的精确调节，其中通道延时精调单元由8步延时微调子单元和16选1数据选择器组成；最后在组合逻辑单元控制下，对经过精确调节的源信号进行异或和同或运算，产生相应驱动信号，用于CCD动态高精度时序控制。

主权项

一种基于FPGA的CCD动态高精度时序信号产生电路，其特征在于：包括数字时钟管理单元、分频器单元、通道延时精调单元、组合逻辑单元；数字时钟管理单元利用DCM的动态配置特性产生时钟频率可变的主时钟，送至分频器单元；由数字时钟管理单元产生的频率可变的主时钟经分频器单元后产生两路高速驱动源信号CR_P、CR_N，并送至通道延时精调单元；通道延时精调单元对两路高速驱动源信号CR_P、CR_N分别进行调节，选取相位差为90度，并满足预设的误差精度阈值的两组高速驱动源信号CR_P1～CR_P8、CR_N1～CR_N8，送至组合逻辑单元；其中所述两组高速驱动源信号CR_P1～CR_P8和CR_N1～CR_N8是一一对应的，即CR_P1与CR_N2相位差为90°，CR_P2与CR_N1相位差为90°，CR_P3与CR_N4相位差为90°，CR_P4与CR_N3相位差为90°，CR_P5与CR_N6相位差为90°，CR_P6与CR_N5相位差为90°，CR_P7与CR_N8相位差为90°，CR_P8与CR_N7相位差为90°；组合逻辑单元对两组高速驱动源信号CR_P1～CR_P8、CR_N1～CR_N8两两进行同或、异或运算，产生CCD水平转移信号CR1和CR2，并发送给外部CCD驱动电路进行CCD时序控制；所述信号CR1包括CR1SL、CR1SR、CR1BL、CR1BR，信号CR2包括CR2SL、CR2SR、CR2BL、CR2BR，其中CR_P1与CR_N2同或产生CR1SL，CR_P2与CR_N1异或产生CR2SL，CR_P3与CR_N4同或产生CR1SR，CR_P4与CR_N3异或产生CR2SR，CR_P5与CR_N6同或产生CR1BL，CR_P6与CR_N5异或产生CR2BL，CR_P7与CR_N8同或产生CR1BR，CR_P8与CR_N7异或产生CR2BR。