[发明专利]一种双DPRAM数据通信系统

摘要

本发明公开一种双DPRAM数据通信系统及通信控制方法，系统包括两个DPRAM，每个DPRAM具备两个通信邮箱，存储区域分为三个逻辑区域：邮箱区域、左端写右端读区域和右端写左端读区域。通过双邮箱中断实现用户A与用户C间数据通信，用户B与用户C间通信，从而解决三用户间数据通信问题，且使每个DPRAM两端的用户可实现多组数据通信。

主权项

一种双DPRAM数据通信系统，适用于具有三个数据用户的数据通信系统，包括在FPGA上的用户A逻辑控制单元(1)、DPRAM(3)、用户B逻辑控制单元(4)、DPRAM(6)、用户B逻辑控制单元(7)，其特征在于，所述FPGA还包括邮箱逻辑单元(2)、邮箱逻辑单元(5)； 所述邮箱逻辑单元(2)，用于用户A和用户C间的邮箱逻辑控制； 所述DPRAM(3)，用于存储用户A和用户C交换的数据，划分为三个逻辑区域：逻辑区域I、逻辑区域II和逻辑区域III；逻辑区域I是邮箱区域，用于存储用户A与用户C间的邮箱内容；逻辑区域II是数据区域，用于存储用户A写入用户C读出的数据；逻辑区域III是数据区域，用于存储用户A读出用户C写入的数据； 所述邮箱逻辑单元(2)，用于用户A和用户C间的邮箱逻辑控制； 所述DPRAM(6)，用于存储用户B和用户C交换的数据，划分为三个逻辑区域：逻辑区域I、逻辑区域II和逻辑区域III；逻辑区域I是邮箱区域，用于存储用户B与用户C间的邮箱内容；逻辑区域II是数据区域，用于存储用户B写入用户C读出的数据；逻辑区域III是数据区域，用于存储用户B读出用户C写入的数据； 所述用户A逻辑控制单元(1)，用于实现用户A与邮箱逻辑单元(2)间的逻辑控制、用户A与DPRAM(3)间的逻辑控制； 所述用户A与邮箱逻辑单元(2)间的逻辑控制，包括用户A通过控制片选信号A、读写使能A、地址总线A写邮箱地址1产生中断C11，写邮箱地址2产生中断C12，读邮箱地址1清除中断A1，读邮箱地址2清除中断A2； 所述用户A与DPRAM(3)间逻辑控制，包括用户A通过控制片选信号A、读写使能A、地址总线A向DPRAM(3)的逻辑区域II写入数据，从逻辑区域III读出数据，以及向逻辑区域I写入邮箱内容和读出邮箱内容； 所述用户B逻辑控制单元(4)，用于实现用户B与邮箱逻辑单元(5)间的逻辑控制、用户B与DPRAM(6)间的逻辑控制； 所述用户B与邮箱逻辑单元(5)间的逻辑控制，包括用户B通过控制片选信号B、读写使能B、地址总线B写邮箱地址1产生中断C21，写邮箱地址2产生中断C22，读邮箱地址1清除中断B1，读邮箱地址2清除中断B2； 所述用户B与DPRAM(6)间逻辑控制，包括用户B通过控制片选信号B、读写使能B、地址总线B向DPRAM(6)的逻辑区域II写入数据，从逻辑区域III读出数据，以及向逻辑区域I写入邮箱内容和读出邮箱内容； 所述用户C逻辑控制单元(7)，用于实现用户C与邮箱逻辑单元(2)间的逻辑控制、用户C与DPRAM(3)间的逻辑控制、用户C与邮箱逻辑单元(5)间的逻辑控制、用户C与DPRAM(6)间的逻辑控制； 所述用户C与邮箱逻辑单元(2)间的逻辑控制，包括用户C通过控制片选信号C1、读写使能C1、地址总线C1写邮箱地址1产生中断A1，写邮箱地址2产生中断A2，读邮箱地址1清除中断C11，读邮箱地址2清除中断C12； 所述用户C与DPRAM(3)间逻辑控制，包括用户C通过控制片选信号C1、读写使能C1、 地址总线C1向DPRAM(3)的逻辑区域III写入数据，从逻辑区域II读出数据，以及向逻辑区域I写入邮箱内容和读出邮箱内容； 所述用户C与邮箱逻辑单元(5)间的逻辑控制，包括用户C通过控制片选信号C2、读写使能C2、地址总线C2写邮箱地址1产生中断B1，写邮箱地址2产生中断B2，读邮箱地址1清除中断C21，读邮箱地址2清除中断C22； 所述用户C与DPRAM(6)间逻辑控制，包括用户C通过控制片选信号C2、读写使能C2、地址总线C2向DPRAM(6)的逻辑区域III写入数据，从逻辑区域II读出数据，以及向逻辑区域I写入邮箱内容和读出邮箱内容。