[发明专利]一种双DPRAM数据通信系统

说明书

技术领域

本发明涉及数据通信领域，尤其涉及一种利用双DPRAM实现三个数据用户间数据通信的系统及控制方法。

背景技术

在数据通信领域，经常会遇到三个数据用户间的数据交换。例如无人机机载飞控系统包括飞控单元、与地面站通信的机载电台、舵机用PWM信号的采样和生成单元。飞控单元需要与机载电台进行数据交换，向地面站发送机体姿态信息，以及接收地面站的控制命令；飞控单元与舵机用PWM信号采样和生成单元进行数据交换，获取遥控接收机输出PWM信号的周期和中立位置时各通道的PWM脉宽，以及发送经飞控算法生成的舵机控制量以生成舵机用的PWM信号。这就涉及到三个数据用户间的数据交换，然而，三个用户的数据总线不一样，读写数据的速度不一致，因此，需要缓冲单元来解决速度不一致问题。现有技术中，使用FIFO或DPRAM作为数据存储器，来实现两端口用户间的数据通信。然而，当通信两端用户读写数据的速度不一致，会导致FIFO被读空或被写满，导致数据丢失或无效。DPRAM是解决通信两端读写速度不一致问题的有效办法，但现有技术，使用的DPRAM，仅有一个邮箱单元，不易实现通信两端包含不同信息类型的多组数据交换，也没有给出解决三个用户间数据通信的方法。

由上可知，实现一种新的存储器结构和通信方法，实现三个用户间数据通信，以及通信两端可交换包含不同信息类型的多组数据，是现有数据通信技术需要解决的问题。

发明内容

针对以上问题，本发明的目的在于提供一种双DPRAM数据通信系统，通过在FPGA中实现两个具有双邮箱功能的DPRAM，并给每个DPRAM分为邮箱区、左端写右端读和右端写左端读的数据区，从而实现三个用户间的数据通信，而且每个DPRAM两端的用户可实现包含不同信息类型的多组数据通信。

为实现上述目的，本发明的具体内容如下：

一种双DPRAM数据通信系统，适用于具有三个数据用户的数据通信系统，包括在FPGA上的用户A逻辑控制单元(1)、DPRAM(3)、用户B逻辑控制单元(4)、DPRAM(6)、用户B逻辑控制单元(7)，其特征在于，所述FPGA还包括邮箱逻辑单元(2)、邮箱逻辑单元(5)；

所述邮箱逻辑单元(2)，用于用户A和用户C间的邮箱逻辑控制；

所述DPRAM(3)，用于存储用户A和用户C交换的数据，划分为三个逻辑区域：逻辑区域I、逻辑区域II和逻辑区域III；逻辑区域I是邮箱区域，用于存储用户A与用户C间的邮箱内容；逻辑区域II是数据区域，用于存储用户A写入用户C读出的数据；逻辑区域III是数据区域，用于存储用户A读出用户C写入的数据；

所述邮箱逻辑单元(2)，用于用户A和用户C间的邮箱逻辑控制；

所述DPRAM(6)，用于存储用户B和用户C交换的数据，划分为三个逻辑区域：逻辑区域I、逻辑区域II和逻辑区域III；逻辑区域I是邮箱区域，用于存储用户B与用户C间的邮箱内容；逻辑区域II是数据区域，用于存储用户B写入用户C读出的数据；逻辑区域III是数据区域，用于存储用户B读出用户C写入的数据；

所述用户A逻辑控制单元(1)，用于实现用户A与邮箱逻辑单元(2)间的逻辑控制、用户A与DPRAM(3)间的逻辑控制；

所述用户A与邮箱逻辑单元(2)间的逻辑控制，包括用户A通过控制片选信号A、读写使能A、地址总线A写邮箱地址1产生中断C11，写邮箱地址2产生中断C12，读邮箱地址1清除中断A1，读邮箱地址2清除中断A2；

所述用户A与DPRAM(3)间逻辑控制，包括用户A通过控制片选信号A、读写使能A、地址总线A向DPRAM(3)的逻辑区域II写入数据，从逻辑区域III读出数据，以及向逻辑区域I写入邮箱内容和读出邮箱内容；

所述用户B逻辑控制单元(4)，用于实现用户B与邮箱逻辑单元(5)间的逻辑控制、用户B与DPRAM(6)间的逻辑控制；

所述用户B与邮箱逻辑单元(5)间的逻辑控制，包括用户B通过控制片选信号B、读写使能B、地址总线B写邮箱地址1产生中断C21，写邮箱地址2产生中断C22，读邮箱地址1清除中断B1，读邮箱地址2清除中断B2；

所述用户B与DPRAM(6)间逻辑控制，包括用户B通过控制片选信号B、读写使能B、地址总线B向DPRAM(6)的逻辑区域II写入数据，从逻辑区域III读出数据，以及向逻辑区域I写入邮箱内容和读出邮箱内容；