[发明专利]具有用于独立测试多个DUT的多个基于FPGA的硬件加速器块的测试体系架构

摘要

本发明提供了能够执行对半导体器件进行测试的自动测试设备(ATE)。该ATE包括计算机系统，其包括通信地耦接至测试仪处理器的系统控制器。该系统控制器可操作为向处理器发送指令，并且处理器可操作为根据指令生成用于协调对多个被测器件(DUT)的测试的命令和数据。该ATE进一步包括通过总线通信地耦接至处理器的多个FPGA组件。每个FPGA组件包括至少一个硬件加速器电路，其可操作为在内部生成对处理器透明的用于测试DUT之一的命令和数据。另外，测试仪处理器被配置成在若干功能模式之一下操作，其中功能模式被配置成在处理器与FPGA组件之间分配用于生成命令和数据的功能。

主权项

1.一种自动测试设备(ATE)仪器，其包括：计算机系统，该计算机系统包括系统控制器，其中，所述系统控制器使用网络交换机被通信地耦接至站点模块板，该站点模块板包括单个测试仪处理器和多个FPGA组件，所述多个FPGA组件中的每个FPGA组件包括一个或多个实例化FPGA块，每个实例化FPGA块经由所述站点模块板上的总线通信地耦接至所述单个测试仪处理器，其中所述系统控制器可操作以向所述测试仪处理器发送指令，并且其中所述测试仪处理器可操作以根据所述指令生成用于协调对多个被测器件(DUT)的测试的命令和数据；其中每个实例化FPGA块均包括至少一个硬件加速器电路，该至少一个硬件加速器电路可操作以在内部生成对所述测试仪处理器透明的用于测试多个DUT中的DUT的命令和数据；所述ATE仪器还包括多个I/O端口，每个I/O端口用于与相应的DUT通信并且每个通信地耦接至所述多个FPGA中的相应FPGA，并且其中所述测试仪处理器被配置为在多个功能模式之一下操作，所述多个功能模式中的每个功能模式被配置为在所述测试仪处理器与所述多个FPGA组件之间以不同的方式分配用于生成命令和数据的功能，其中所述多个功能模式包括硬件加速器模型生成器模式，并且其中，在所述硬件加速器模型生成器模式下，所述测试仪处理器被配置为生成用于协调对多个DUT的测试的所有命令；并且所述多个FPGA组件的硬件加速器电路执行选自包括如下的步骤：生成测试模型数据；将所述测试模型数据写入至所述多个DUT中；以及比较从所述多个DUT读取的数据。