[发明专利]具有用于独立测试多个DUT的多个基于FPGA的硬件加速器块的测试体系架构

说明书

本发明提供了能够执行对半导体器件进行测试的自动测试设备(ATE)。该ATE包括计算机系统，其包括通信地耦接至测试仪处理器的系统控制器。该系统控制器可操作为向处理器发送指令，并且处理器可操作为根据指令生成用于协调对多个被测器件(DUT)的测试的命令和数据。该ATE进一步包括通过总线通信地耦接至处理器的多个FPGA组件。每个FPGA组件包括至少一个硬件加速器电路，其可操作为在内部生成对处理器透明的用于测试DUT之一的命令和数据。另外，测试仪处理器被配置成在若干功能模式之一下操作，其中功能模式被配置成在处理器与FPGA组件之间分配用于生成命令和数据的功能。

技术领域

本公开一般涉及电子器件测试系统的领域，并且更确切地，涉及用于测试被测器件(DUT)的电子器件测试设备的领域。

背景技术

自动测试设备(ATE)可以是对半导体器件或电子组件执行测试的任何测试组件。ATE组件可用于执行快速执行测量并生成随后可被分析的测试结果的自动测试。ATE组件可以是来自耦接至仪表、复杂的自动测试组件的计算机系统的任何东西，复杂的自动测试组件可包括定制的专用计算机控制系统以及能够自动测试电子零件和/或进行半导体片测试(例如，片上系统(SOC)测试或集成电路测试)的许多不同测试器具。ATE系统既减少测试器件所花费的时间量以确保器件如设计那样起作用，又用作诊断工具以在给定器件到达客户之前确定给定器件内故障部件的存在。

图1是用于测试某些典型DUT(例如，诸如DRAM之类的半导体存储器设备)的常规自动测试设备主体100的示意框图。ATE包括具有硬件总线适配器卡座110A-110N的ATE主体100。特定通信协议(例如，PCIe、USB、SATA、SAS等)所特有的硬件总线适配器卡110A-110N连接至设置在ATE主体上的硬件总线适配器卡座，并且通过相应协议所特定的缆线与DUT接合。ATE主体100还包括具有相关联存储器108的测试仪处理器101，以控制内置于ATE主体100中的硬件组件并且生成通过硬件总线适配器卡与正被测试的DUT通信所必需的命令和数据。测试仪处理器101通过系统总线130与硬件总线适配器卡通信。测试仪处理器可被编程以包括某些功能块，这些功能块包括算法模型生成器102和比较器106。可替代地，算法模型生成器102和比较器106可以是安装在插接到ATE主体100中的扩展卡或适配器卡上的硬件组件。

ATE主体100测试通过插接到ATE主体100的硬件总线适配器卡座的硬件总线适配器而连接至ATE主体100的DUT 112A-112N的电气功能。因此，测试仪处理器101被编程为使用对于硬件总线适配器唯一的协议将需要运行的测试程序传达至DUT。同时，内置到ATE主体100中的其他硬件组件根据在测试仪处理器101中操作的测试程序与彼此和DUT传达信号。

由测试仪处理器101运行的测试程序可包括功能测试，其涉及：将由算法模型生成器102创建的输入信号写入至DUT，从DUT中读出写入的信号，以及使用比较器106将输出与预期模型进行比较。如果输出不匹配输入，则测试仪处理器101将会将DUT标识为次品。例如，如果DUT是诸如DRAM之类的存储器设备，那么测试程序将会使用写入操作将由算法模式生成器102生成的数据写入DUT中、使用读取操作从DRAM中读取数据、并且使用比较器106将预期位模式与读取模式进行比较。

在常规系统中，测试仪处理器101具有生成用于测试DUT的命令和测试模型的功能块，例如直接在处理器上以软件编程的算法模型生成器102和比较器106。然而，在一些情况下，诸如比较器106之类的某些功能块可实现在现场可编程门阵列(FPGA)上，现场可编程门阵列是可根据用户的需求来对逻辑电路进行编程的专用集成电路(ASIC)类型的半导体器件。