[实用新型]多浮点操作数加/减运算控制器

摘要

一种多浮点操作数加/减运算控制器，包括命令字及操作数写时序控制模块、操作数存储器、操作数读时序控制模块、运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，控制器被系统选中，在系统第1个WR的作用下发出写时序脉冲，在该时序脉冲控制下写入指令的命令字和操作数，操作数存储在操作数存储器中；写入第1个操作数后，控制器发出读时序脉冲，在该时序脉冲控制下，自主完成指令所规定的运算；写操作数与读操作数进行运算的过程同步进行；最后1个操作数写入后，系统可转去处理其他指令程序；命令执行结束向系统发出信号，系统可以传输新的运算指令；控制器执行加/减运算命令过程中，系统可以读出中间结果和最终运算结果。

主权项

一种多浮点操作数加/减运算控制器，用于实现多个32位符合IEEE754标准的浮点数加或减运算，其特征在于：该控制器包括命令字及操作数写时序控制模块（Ⅰ）、操作数存储器（Ⅱ）、操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）；所述命令字及操作数写时序控制模块（Ⅰ）与操作数存储器（Ⅱ）、操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）连接；所述操作数存储器（Ⅱ）还与操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）连接；所述操作数读时序控制模块（Ⅲ）还与运算与输出控制模块（Ⅳ）连接；所述命令字及操作数写时序控制模块（Ⅰ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括31位命令字和若干个浮点操作数，浮点操作数最多为26个；所述操作数存储器（Ⅱ）为双端口存储器，一个只写端口，一个只读端口，用于储存命令字及操作数写时序控制模块（Ⅰ）写入的多浮点操作数，以下称为操作数；所述操作数读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成操作数从操作数存储器（Ⅱ）中的读出，不需要占用系统总线；所述运算与输出控制模块（Ⅳ）根据操作数类型，对参与运算的第1个操作数进行选通控制；所述运算与输出控制模块（Ⅳ）还根据运算符确定进行加法还是减法运算，锁存运算结果，判断计算结果是否异常；系统能够从运算与输出控制模块（Ⅳ）中读出中间运算结果和运算命令执行的最终运算结果。