[实用新型]多浮点操作数加/减运算控制器

权利要求书

1.一种多浮点操作数加/减运算控制器，用于实现多个32位符合IEEE754标准的浮点数加或减运算，其特征在于：该控制器包括命令字及操作数写时序控制模块（Ⅰ）、操作数存储器（Ⅱ）、操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）；

所述命令字及操作数写时序控制模块（Ⅰ）与操作数存储器（Ⅱ）、操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）连接；

所述操作数存储器（Ⅱ）还与操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）连接；

所述操作数读时序控制模块（Ⅲ）还与运算与输出控制模块（Ⅳ）连接；

所述命令字及操作数写时序控制模块（Ⅰ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括31位命令字和若干个浮点操作数，浮点操作数最多为26个；

所述操作数存储器（Ⅱ）为双端口存储器，一个只写端口，一个只读端口，用于储存命令字及操作数写时序控制模块（Ⅰ）写入的多浮点操作数，以下称为操作数；

所述操作数读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成操作数从操作数存储器（Ⅱ）中的读出，不需要占用系统总线；

所述运算与输出控制模块（Ⅳ）根据操作数类型，对参与运算的第1个操作数进行选通控制；所述运算与输出控制模块（Ⅳ）还根据运算符确定进行加法还是减法运算，锁存运算结果，判断计算结果是否异常；系统能够从运算与输出控制模块（Ⅳ）中读出中间运算结果和运算命令执行的最终运算结果。

2.如权利要求1所述的多浮点操作数加/减运算控制器，其特征在于：所述命令字及操作数写时序控制模块（Ⅰ）包括控制器识别（1）、写地址计数器（2）、写操作数脉冲发生控制模块（3）、类型寄存器（4）、运算符移位寄存器（5）和与门Ⅰ（6）；

所述控制器识别（1）的输入端和系统地址总线AB的A31到A27线连接，CS信号输出端与写操作数脉冲发生控制模块（3）的启动信号输入端连接，还与运算与输出控制模块（Ⅳ）连接；所述控制器识别（1）输入A31到A27的地址值与控制器识别（1）所设定的地址值相等，则控制器识别（1）的CS信号输出端为“0”，否则CS信号输出端为“1”；

所述写地址计数器（2）的操作数个数输入端与系统数据总线DB的D4到D0线连接，预置脉冲输入端与写操作数脉冲发生控制模块（3）的脉冲①_1输出端连接，计数脉冲输入端与写操作数脉冲发生控制模块（3）的脉冲③_1输出端连接，写地址输出端与操作数存储器（Ⅱ）的写地址输入端AB_1连接，写溢出输出端和与门Ⅰ（6）的一个输入端连接；

所述写地址计数器（2）在预置脉冲的控制下将输入的操作数个数作为计数初值并作为操作数存储器（Ⅱ）的写地址初值，置写溢出输出端为“1”状态；当写地址输出端输出的地址值由预置值减至“0”时，写溢出输出端由“1”→“0”，写溢出信号是操作数写入过程结束的标志；

所述写操作数脉冲发生控制模块（3）的同步脉冲输入端与系统写信号WR线连接，复位输入端和与门Ⅰ（6）的输出端连接，脉冲①_1输出端还与类型寄存器（4）锁存信号输入端、运算符移位寄存器（5）锁存信号输入端、操作数读时序控制模块（Ⅲ）连接，脉冲②_1输出端与操作数存储器（Ⅱ）写端口的WR_1输入端、操作数读时序控制模块（Ⅲ）连接；

当CS为“0”时，所述写操作数脉冲发生控制模块（3）在系统第1个WR信号的作用下启动工作，按照顺序输出脉冲①_1、脉冲②_1、脉冲③_1，直到复位信号输入端由“1”→“0”才停止工作，置脉冲①_1、脉冲②_1和脉冲③_1输出端为“1”状态； 

所述类型寄存器（4）的输入端与系统数据总线DB的D5线连接，类型输出端与操作数读时序控制模块（Ⅲ）连接；所述类型寄存器（4）在脉冲①_1下降沿的作用下，将操作数类型的状态锁存在类型寄存器（4）中；

所述运算符移位寄存器（5）的输入端与系统数据总线DB的D31到D6线连接，移位脉冲输入端与操作数读时序控制模块（Ⅲ）连接，运算符输出端和运算与输出控制模块（Ⅳ）连接；

所述与门Ⅰ（6）的另二个输入端分别与系统复位信号Rst线、运算与输出控制模块（Ⅳ）连接；

当控制器识别（1）输出的CS信号由“1”→“0”时，所述写操作数脉冲发生控制模块（3）按照时序要求发出与系统WR信号同步的时序脉冲信号，受脉冲①_1控制将类型和运算符分别锁存在类型寄存器（4）和运算符移位寄存器（5）中，将操作数个数值预置给写地址计数器（2），作为计数初值和操作数存储器（Ⅱ）写端口的写地址初值，并置地址计数器（2）的写溢出输出端为“1”状态；脉冲②_1作为操作数存储器（Ⅱ）写端口的WR_1信号，将操作数写入操作数存储器（Ⅱ）中；脉冲③_1作为地址计数器2的计数脉冲，当写地址计数器（2）的写溢出输出端由“1”→“0”时，复位写操作数脉冲发生控制模块（3），置所有的脉冲输出端为“1”状态。