[发明专利]连续输出全集成开关电容带隙基准电路

摘要

本发明涉及集成电路技术。本发明针对现有技术开关电容占用较大的芯片面积和需要外挂大电容来抑制基准电压在开关转换瞬间的过冲问题，公开了一种连续输出全集成开关电容带隙基准电路。本发明的技术方案是，连续输出全集成开关电容带隙基准电路，包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路。本发明通过电容自举方式减小基准电压温度补偿电容大小，从而减小电路占用的芯片面积；通过输出缓冲电路减小基准电压过冲，无需外接大电容，实现电路的全集成；采用双通道求和电路，实现基准电压的连续输出，并加速了基准电压的建立。本发明没有采用电阻，可与标准数字CMOS工艺兼容。

主权项

连续输出全集成开关电容带隙基准电路，包括负温电压产生电路、正温电压产生电路、求和电路和输出缓冲电路；所述负温电压产生电路由6个PMOS管：MP1、MP2、MP3、MP4、MP5、MP6，6个NMOS管：MN1、MN2、MN3、MN4、MN5、MN6，1个电容：C0构成；具体连接关系为：MP1、MP2、MP3、MP4、MP5的源极接接电源电压，MP1、MP3、MP4的栅极、MP5的栅极和漏极、MN5的漏极相接，MN1的漏极接MP2的栅极和C0的正极，MP2的漏极、MP4的漏极、MN2的漏极和MN5、MN4的栅极相接，MP5的漏极、MN1管的栅极和漏极、MN2的栅极以及MN3的栅极相接，MN1的源极接MN3的漏极，MN2的源极接MN6的栅极、源极和漏极，MP6的衬底接地电位，MN5的源极接MN6的栅极和漏极，MN3的源极、MN6的源极、MN4的源极和漏极接地电位；所述正温电压产生电路由2个PMOS管：MP7、MP8，4个NMOS管：MN7、MN8、MN9、MN10构成；具体连接关系为：MP7、MP8的源极接电源电压，MP7、MP8的栅极接MP5的栅极，MP7的漏极与MN7的栅极和漏极以及MN8的栅极相接，MN7的源极接MN8的漏极，MP8的漏极与MN9栅极和漏极以及MN10的栅极相接，MN9的源极接MN10的漏极，MN8和MN10的的源极接地电位；所述求和电路由12个NMOS管：MNS1、MNS2、MNS3、MNS4、MNS5、MNS6、MNS7、MNS8、MNS9、MNS10、MNS11、MNS12，4个电容：C1、C2、C3、C4构成；具体连接关系为：MNS1、MNS2、MNS6的栅极相连，MNS1的漏极和MNS5的漏极接MN8的漏极，MNS1的源极接C1的正极和MNS3的漏极，MNS2的漏极接MP6的栅极和漏极，MNS2的源极接C2的正极和MNS4的漏极，MNS3、MNS4、MNS9、MNS10的源极相接，MNS5的源极、MNS6的漏极、C1和C2的负极相接，MNS6的源极、MNS12的源极接地电位，MNS7、MNS8、MNS12的栅极相连，MNS7的漏极和MNS11的漏极接MN10的漏极，MNS7的源极接C3的正极和MNS9的漏极，MNS8的漏极接MP6的栅极和漏极，MNS8的源极接C4正极和MNS10的漏极，MNS11源极、MNS12的漏极、C3和C4的负极相接；所述输出缓冲电路由2个NMOS管：MNS13、MNS14，2个电容：CL1、CL2构成；具体连接关系为：MNS13、MNS14的漏极和CL1的正极接MNS3、MNS4、MNS9、MNS10的源极，MNS13、MNS14的源极和CL2的正极相接，CL1和CL2的负极接地电位。