[发明专利]具有减少的寄生电容量的FinFET及其制造方法

摘要

一种集成电路结构包括半导体衬底、位于半导体衬底的一部分上的半导体条以及位于半导体条的侧面的浅沟槽隔离(STI)区。STI区包括介电层，介电层包括位于半导体条的侧壁上的侧壁部分以及底部部分。所述介电层在使用稀释的HF溶液蚀刻时具有第一蚀刻率。STI区还包括位于介电层的底部部分上的介电区。介电区具有与介电层的侧壁部分的边缘相接触的边缘。介电区在使用稀释的HF蚀刻时具有第二蚀刻率，其中第二蚀刻率小于第一蚀刻率。本发明还公开了一种具有减少的寄生电容量的鳍式场效应晶体管FinFET及其制造方法。

主权项

一种集成电路结构，包括：半导体衬底；半导体条，位于所述半导体衬底的一部分上方；以及浅沟槽隔离(STI)区，位于所述半导体条的侧面，所述浅沟槽隔离区包括：介电层，所述介电层在使用稀释的HF溶液蚀刻时具有第一蚀刻率，所述介电层包括：位于所述半导体条的侧壁上的侧壁部分；底部部分；以及介电区，位于所述介电层的底部部分上方，所述介电区包括与所述介电层的侧壁部分的边缘相接触的边缘，所述介电区在使用所述稀释的HF溶液蚀刻时具有第二蚀刻率，并且所述第二蚀刻率小于所述第一蚀刻率，其中，所述介电层的侧壁部分的第一顶面低于所述介电区的第二顶面。