[发明专利]具有减少的寄生电容量的FinFET及其制造方法

权利要求书

1.一种集成电路结构，包括：

半导体衬底；

半导体条，位于所述半导体衬底的一部分上方；以及

浅沟槽隔离(STI)区，位于所述半导体条的侧面，所述STI区包括：

介电层，所述介电层在使用稀释的HF溶液蚀刻时具有第一蚀刻率，所述介电层包括：

位于所述半导体条的侧壁上的侧壁部分；

底部部分；以及

介电区，位于所述介电层的底部部分上方，所述介电区包括与所述介电层的侧壁部分的边缘相接触的边缘，所述介电区在使用所述稀释的HF溶液蚀刻时具有第二蚀刻率，并且所述第二蚀刻率小于所述第一蚀刻率。

2.根据权利要求1所述的集成电路结构，其中，所述第一蚀刻率与第二蚀刻率的比率大于约1.2。

3.根据权利要求1所述的集成电路结构，其中，所述介电层具有第一密度，并且所述介电区具有大于所述第一密度的第二密度。

4.根据权利要求1所述的集成电路结构，还包括衬里氧化物，所述衬里氧化物包括另外的侧壁部分，所述另外的侧壁部分位于所述半导体条的侧壁和所述介电层的侧壁部分之间并与所述半导体条的侧壁和所述介电层的侧壁部分接触，所述衬里氧化物在使用所述稀释的HF溶液蚀刻时具有第三蚀刻率，并且所述第三蚀刻率小于所述第一蚀刻率。

5.一种集成电路结构，包括：

半导体衬底；

延伸进所述半导衬底中的开口；

位于所述开口的侧面的半导体条，所述半导体条是所述半导体衬底的一部分；以及

加衬于所述开口的底部和侧壁的衬里氧化物，所述衬里氧化物包括：

与所述半导体条的侧壁接触的第一侧壁部分；和

第一底部部分；

位于所述衬里氧化物上方的介电层，所述介电层包括：

第二侧壁部分；和

与所述第一底部部分重叠的第二底部部分；以及

位于所述第二底部部分上方的介电区，所述第二侧壁部分位于所述第一侧壁部分和所述介电区之间，其中所述第二侧壁部分的顶面低于所述介电区的顶面。

6.根据权利要求5所述的集成电路结构，其中，所述第二侧壁部分的顶面比所述介电区的顶面低大于约1nm的高度差。

7.根据权利要求5所述的集成电路结构，其中，所述第一侧壁部分的顶面与所述第二侧壁部分的顶面基本齐平。

8.一种方法，包括：

形成从半导体衬底的顶面延伸进所述半导体衬底中的开口，其中所述半导体衬底的一部分形成从所述开口暴露的半导体条；

在所述开口中形成介电层，所述介电层在使用稀释的HF溶液蚀刻时具有第一蚀刻率；

在所述介电层上方形成介电区并填充所述开口的剩余部分，其中所述介电区在使用所述稀释的HF溶液蚀刻时具有第二蚀刻率，并且所述第一蚀刻率大于所述第二蚀刻率；

实施平坦化以去除所述介电层和所述介电区的过量部分，其中所述过量部分位于所述半导体衬底的所述顶面上方，并且所述介电层和所述介电区的剩余部分形成浅沟槽隔离(STI)区。

9.根据权利要求8所述方法，还包括：

使所述STI区凹陷，其中所述半导体条的顶部部分形成位于所述STI区的剩余部分之上的半导体鳍；

在所述半导体鳍的侧壁和顶面上形成栅极电介质，其中配置所述介电层和所述介电区的材料以当形成所述栅极电介质时，所述介电层的顶面低于所述介电区的顶面；以及

在所述栅极电介质上方形成栅电极。

10.根据权利要求8所述的方法，还包括：

在使所述STI区凹陷的步骤之后，使用清洁溶液实施清洁步骤，在所述清洁步骤中，以比用所述清洁溶液蚀刻所述介电区的蚀刻率更快的蚀刻率来蚀刻所述介电层。