[发明专利]采用检错编码的事务的存储器设备的定时优化装置和方法有效
| 申请号： | 201280071929.2 | 申请日： | 2012-03-26 |
| 公开（公告）号： | CN104471645B | 公开（公告）日： | 2017-04-12 |
| 发明（设计）人： | 库尔吉特·辛格·贝恩斯 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C7/22;G11C11/4096;G11C29/42;G06F13/14;G06F11/10 |
| 代理公司： | 中国专利代理(香港)有限公司72001 | 代理人： | 付曼,汤春龙 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 系统、方法和装置旨在优化在主机和存储器设备之间连续事务的周转定时。主机包括构造帧逻辑，构造帧逻辑生成包括多个数据位以及附在数据位结束处的错误位校验和的写入帧。主机还包括配置成容许所述写入帧至存储器设备的传递的总线架构以及定义周转时间开始于紧随写入帧的数据位的传递之后的时刻的逻辑。周转时间测量随后的写入帧要被传递时的时间延迟。以这种方式，优化周转时间以实现连续数据操作的更早启动，从而减少连续紧接的事务的总等待时间。 | ||
| 搜索关键词： | 采用 检错 编码 事务 存储器 设备 定时 优化 | ||
【主权项】：
一种集成电路，包括：构造帧逻辑，所述构造帧逻辑配置成生成写入帧，所述写入帧包括多个数据位以及附在所述数据位的结束处的错误位校验和；总线架构，所述总线架构配置成容许所述写入帧至存储器设备的传递；配置成定义周转时间开始于紧随所述写入帧的所述数据位的传递之后的时刻的逻辑，所述周转时间测量随后的写入帧被传递时的时间延迟。
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