[发明专利]采用检错编码的事务的存储器设备的定时优化装置和方法

说明书

技术领域

本公开的实施例一般涉及集成电路的领域，并且更具体地涉及用于在具有共享错误位码的普通帧中的数据的传递中优化错误位校验和定时的系统、方法和装置。

背景技术

随着电子和计算设备发展到提供更多功能性并且处理更多内容，传递信息至关联存储器系统的速率持续增加。除了这些更快的传递速率，还要求通过检错实现的数据完整性以及数据安全性。

但是，提供数据完整性和错误保护的传统方法还会影响存储器处理效率并且危害总体系统性能。

附图说明

在附图的各图中以举例的方式并不以限制的方式示出本公开的实施例，附图中类似的参考标号指代相似的元件。

图1按照本公开的一个实施例，描绘示出计算系统的所选方面的高级框图。

图2按照本公开的一个实施例，描绘写入数据帧格式。

图3按照本公开的一个实施例，描绘用于优化连续事务的周转定时的高级事务周期方案。

图4按照本公开的一个实施例，描绘示出连续事务的已优化的周转定时的定时图。

图5按照本公开的一个实施例，描绘用于优化连续事务的周转定时的过程的功能流程图。

具体实施方式

本公开的实施例一般针对用于优化在主机和存储器设备之间连续事务的周转定时的系统、方法和装置。主机包括用于生成写入帧的构造帧逻辑，写入帧包括多个数据位以及附在数据位的结束处的错误位校验和。主机还包括容许写入帧至存储器设备的传递的总线架构，以及定义周转时间开始于紧随写入帧的数据位的传递之后的时刻的逻辑。周转时间测量随后的写入帧将要被传递时的时间延迟。以这种方式，优化周转时间以实现连续数据操作的更早启动，从而减少连续紧接的事务的总等待时间。

转向附图，图1是按照本公开的一个实施例示出所实现的计算系统的所选方面的高级框图。系统100可以表示可包括具有自更新模式的存储器设备的许多电子和/或计算设备中的任一个。这些电子和/或计算设备可以包括服务器、台式机、膝上型电脑、移动设备、智能电话、游戏设备、平板计算机、联网设备等。在所示实施例中，系统100包括主机110(例如，存储器控制器)和存储器设备120(例如，DRAM)。在备选实施例中，系统100可以包括更多元件，更少元件和/或不同的元件。此外，虽然系统100可以被描绘为包含分立的元件，但是会理解，这些元件可以集成在一个平台上。

互连101将主机110与存储器设备120相链接。在一些实施例中，互连101(至少部分)是点对点互连。在其它实施例中，互连101(至少部分)是多站式总线。在一些实施例中，互连101至少部分遵从定义双倍数据速率总线(例如，DDR1、DDR2、DDR3、DDR4等等)的标准和/或规范中的一个或多个。在所示实施例中，互连101包括命令/地址通道102以及数据(或DQ)通道104。在其它实施例中，互连101可以包括更多元件、更少元件和/或不同的元件。

命令/地址(C/A)通道102提供用于发送命令和地址到存储器设备120的多个通道。DQ通道104提供双向读/写数据总线。在备选实施例中，DQ通道104可以是单向的。为了易于描述，参考×8数据宽度的存储器设备描述本公开的实施例。但是，要理解，本公开的实施例可以包括诸如×4、×16、×32等其它设备数据宽度。

主机110控制至存储器设备120和从存储器设备120的数据的传递。在一些实施例中，主机110作为一个或多个处理器集成在相同的管芯上。在其它实施例中，主机110是计算系统的芯片组的一部分。主机110可以使用各种命令来控制数据的传递。例如，用于全写的命令编码可以定义为“W”。在一些实施例中，主机110支持用于部分写的命令(例如，Wm)，其中使用一个或多个数据屏蔽位屏蔽至少一些写入数据。

主机110包括诸如例如错误校验和(CRC)逻辑112、构造帧逻辑114以及使能/禁止逻辑116之类的检错能力及其它。CRC逻辑112使主机110能够支持带内CRC机制。例如，CRC逻辑112使主机110能够生成在一个或多个数据帧中(例如，通过DQ通道104)传递的CRC校验和。在一些实施例中，可以生成CRC校验和以用于部分写入帧。CRC校验和可以保护写入帧中的(至少一些)数据位以及(至少一些)数据屏蔽位。在一些实施例中，在普通帧中(例如，通过DQ通道104)传递数据位、数据屏蔽位以及对应校验和。