[发明专利]一种保持占空比的组合逻辑电路无效
| 申请号： | 201210595906.3 | 申请日： | 2012-12-28 |
| 公开（公告）号： | CN103914578A | 公开（公告）日： | 2014-07-09 |
| 发明（设计）人： | 杨逸轩;王延斌;蒙卡娜;包乌日吐 | 申请（专利权）人： | 北京中电华大电子设计有限责任公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100102 北京市朝阳*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提出了一种保持占空比的组合逻辑电路实现结构，该电路结构具有保持输入输出信号占空比的特点。该发明适用于输入输出信号占空比一致性要求较高的电路设计领域，如双沿采样的同步电路设计领域。通过本发明可完成集成电路中时钟路径占空比保持，优势在于使得经组合逻辑的时钟信号占空比保持与输入信号一致，使得集成电路中数字电路建立(setup)时间更易满足收敛要求。 | ||
| 搜索关键词： | 一种 保持 组合 逻辑电路 | ||
【主权项】：
一种保持占空比的组合逻辑电路，其特征在于：1)若所需逻辑在标准单元库中提供输出取反的相同逻辑单元，则保持时钟占空比的组合逻辑电路由2个相同驱动能力的前级逻辑单元和后级逻辑单元构成，前级逻辑单元和后级逻辑单元相互串联，组合逻辑电路的输入连接至前级逻辑单元的输入，前级逻辑单元的输出连接至后级逻辑单元的一个输入，后级逻辑单元的其他输入接固定电平；2)若所需逻辑在标准单元库中未提供输出取反的相同逻辑单元，仅提供与所需逻辑一致的逻辑单元，则保持时钟占空比的组合逻辑电路由2个相同驱动能力的前级逻辑单元和后级组合逻辑单元及2个相同驱动能力的前级反相器和后级反相器构成，前级逻辑单元和后级组合逻辑单元及前级反相器和后级反相器串联，组合逻辑电路的输入连接至前级逻辑单元的输入，将前级逻辑单元的输出连接前级反相器的输入，再将前级反相器的输出连接至后级逻辑单元的一个输入，后级逻辑单元的输出连接至后级反相器的输入，后级反相器的输出作为组合逻辑电路的输出信号，后级逻辑单元的其他输入接固定电平。
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