[发明专利]一种保持占空比的组合逻辑电路

说明书

技术领域

本发明应用于采用双沿触发，并对时钟信号占空比要求较高的同步电路设计领域。

背景技术

同步数字集成电路系统在当前数字集成电路设计中，同步电路的方法是数字设计中最直观和最可靠的方法。所谓同步，即这个电路系统中所有的触发器都受到同一时钟域的时钟控制。同步电路包含三种主要电路结构：组合逻辑，时序逻辑和时钟分配网络。半周期时序电路设计如图1、图2所示，图1为时钟上升沿至下降沿半周期路径，图2为时钟下降沿至上升沿半周期路径。电路结构的建立(setup)时间对电路能否获得较好的性能和可靠性起着关键作用，只有setup时间为正值才能表明时序收敛。FF1、FF4为上升沿触发寄存器，FF2、FF3为下降沿触发寄存器，由CLK定义点经FF1、FF3的时钟端至Q端再经组合逻辑至FF2的D端的路径延时为数据通路延时，由CLK定义点经时钟分配网络至FF2、FF4的时钟端为时钟通路延时。

图3为半周期路径的时序图，其中CLK_FF1为FF1的时钟信号，上升沿触发FF1采样；CLK_FF2为FF2的时钟信号，下降沿触发FF2采样。CLK_FF1、CLK_FF2均为CLK时钟域时钟，可以认为均是CLK时钟。CLK_FF1上升沿发送的数据经过半个时钟周期需要被FF2的下降沿采样，即图1所示路径的时钟半周期为CLK上升沿至下降沿时长。同理，CLK_FF3下降沿发送的数据经过半个时钟周期需要被FF4的上升沿采样，即图2所示路径的时钟半周期为CLK下降沿至上升沿时长。

Setup检查是数字电路必须满足的时序收敛条件，这样电路才可稳定的运行。半周期路径Setup余量计算方法是setup余量＝半周期时间+时钟路径延时-数据路径延时-FF的setup稳定时间-Jitter。通过时序分析工具计算，setup余量为正值表明setup时序收敛，否则表明此路径setup时序存在违反。其中FF的setup稳定时间、Jitter取决于工艺参数，数据路径延时、时序路径延时取决于物理版图实现。所以若采用双沿触发的同步电路设计结构，即设计中存在图1、图2所示的半周期路径，时钟上升沿至下降沿半周期或下降沿至上升沿半周期时长变短分别会不利于图1、图2的setup时序收敛。由于时钟频率固定，所以设计上应保证时钟占空比尽量靠近50％则时钟上升沿至下降沿、下降沿至上升沿的半周期路径setup检查才越容易被同时满足。

触发器时钟占空比计算方法是FF占空比＝晶振占空比±时钟网络导致的占空比变化。晶振占空比取决于IP工艺参数，设计上只能将时钟网络导致的占空比变化降低到最小，这样才能保证半周期路径的时钟占空比更靠近50％。也就是说，从晶振时钟到触发器的时钟网络组合逻辑上升沿延时与下降沿延时相等，才能保证触发器时钟与晶振输出时钟占空比的一致性。

发明内容

本发明提出一种保持时钟占空比的组合逻辑电路，保证集成电路触发器时钟与时钟源输出时钟占空比尽量一致，其特征包括以下电路结构：

1)若所需逻辑在标准单元库中提供输出取反的相同逻辑单元，则保持时钟占空比的组合逻辑电路由2个相同驱动能力的此组合逻辑单元构成，2个逻辑单元相互串联，整个电路的输入连接至前级逻辑单元的输入，前级逻辑单元的输出连接至后级逻辑单元的一个输入，后级逻辑单元的其他输入接固定电平，固定电平的取值应保证整个电路的逻辑功能与所需逻辑的一致性，如图5所示。

2)若所需逻辑在标准单元库中未提供输出取反的相同逻辑单元，仅提供与所需逻辑一致的逻辑单元，则保持时钟占空比的组合逻辑电路由2个相同驱动能力的此组合逻辑单元及2个相同驱动能力的反相器构成，2个相同驱动能力的组合逻辑单元及2个相同驱动能力的反相器采用串联的连接方法，整个电路的输入连接至前级逻辑单元的输入，将前级逻辑单元的输出连接前级反相器的输入，再将前级反相器的输出连接至后级逻辑单元的一个输入，后级逻辑单元的输出连接至后级反相器的输入，后级反相器的输出作为整个电路的输出信号，后级逻辑单元的其他输入接固定电平，固定电平的取值应保证整个电路的逻辑功能与所需逻辑的一致性，如图6所示。

采用双沿触发，并对时钟信号占空比要求较高的同步电路，时钟路径采用图5、图6所示的电路结构，输出时钟占空比可保证与时钟源占空比的一致性。

附图说明

图1时钟上升沿至下降沿半周期路径Setup检查电路图

图2时钟下降沿至上升沿半周期路径Setup检查电路图

图3半周期路径Setup检查时序图

图4触发器时钟路径示意图