[发明专利]半导体线路结构及其制作工艺

摘要

本发明公开一种半导体线路结构及其制作工艺，其制作工艺步骤包含提供一基底，该基底包含一目标层与一硬掩模层、在该硬掩模层上形成图形化的大小内核体群组、在该基底与该些大小内核体上共形地形成一间隙壁材质层、在间隙壁材质层的沟槽中形成多个填充体、进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层、以该些填充体为掩模进行一第二蚀刻制作工艺图形化该硬掩模层、以及，以该图形化硬掩模层为掩模进行一第三蚀刻制作工艺图形化该导体层。

主权项

一种用以形成特定图形特征的半导体制作工艺，其包含下列步骤：提供一基底，该基底上依序包含目标层与硬掩模层；在该硬掩模层上形成一图形化的材料层，该图形化的该材料层具有多个特征单元，每一该特征单元中包含多个小内核体与多个大内核体，其中该些小内核体彼此间隔排列且相隔一第一间距，该些大内核体分别位于该些小内核体的两侧，且两相邻的该小内核体与该大内核体分别相隔该第一间距与一第二间距，其中该第一间距与该第二间距不相等；在该硬掩模、该些小内核体、以及该些大内核体上共形地形成一间隙壁材质层，且该间隙壁材质层上具有多个沟槽，各该沟槽分别位于两相邻的内核体之间；在该些沟槽内分别填入一填充材质，以形成多个填充体；用该些填充体为掩模进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层，使该硬掩模层上形成有该些大内核体、该些填充体、以及该些小内核体；用该些小内核体、该些大内核体、以及该些填充体为掩模进行一第二蚀刻制作工艺，以图形化该硬掩模层成为多个彼此间隔排列的小硬掩模体以及分别位于该些小硬掩模体两侧的多个大硬掩模体；分别在该些大硬掩模体上覆盖一光致抗蚀剂；以及以该些小硬掩模体、该些大硬掩模体、以及该两光致抗蚀剂为掩模进行一第三蚀刻制作工艺，用于图形化该目标层构成该特定图形特征。