[发明专利]半导体线路结构及其制作工艺

权利要求书

1.一种用以形成特定图形特征的半导体制作工艺，其包含下列步骤：

提供一基底，该基底上依序包含目标层与硬掩模层；

在该硬掩模层上形成一图形化的材料层，该图形化的该材料层具有多个特征单元，每一该特征单元中包含多个小内核体与多个大内核体，其中该些小内核体彼此间隔排列且相隔一第一间距，该些大内核体分别位于该些小内核体的两侧，且两相邻的该小内核体与该大内核体分别相隔该第一间距与一第二间距，其中该第一间距与该第二间距不相等；

在该硬掩模、该些小内核体、以及该些大内核体上共形地形成一间隙壁材质层，且该间隙壁材质层上具有多个沟槽，各该沟槽分别位于两相邻的内核体之间；

在该些沟槽内分别填入一填充材质，以形成多个填充体；

用该些填充体为掩模进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层，使该硬掩模层上形成有该些大内核体、该些填充体、以及该些小内核体；

用该些小内核体、该些大内核体、以及该些填充体为掩模进行一第二蚀刻制作工艺，以图形化该硬掩模层成为多个彼此间隔排列的小硬掩模体以及分别位于该些小硬掩模体两侧的多个大硬掩模体；

分别在该些大硬掩模体上覆盖一光致抗蚀剂；以及

以该些小硬掩模体、该些大硬掩模体、以及该两光致抗蚀剂为掩模进行一第三蚀刻制作工艺，用于图形化该目标层构成该特定图形特征。

2.如权利要求1所述的半导体制作工艺，其中在图形化该硬掩模层后进行一光刻蚀刻步骤去除至少一该大硬掩模体。

3.如权利要求1所述的半导体制作工艺，其中该半导体制作工艺为一负型自对准双重曝光制作工艺(negative self-aligned double patterning,N-SADP)。

4.如权利要求1所述的半导体制作工艺，其中该些小硬掩模体的个数为该些小内核体的个数的两倍。

5.如权利要求4所述的半导体制作工艺，其中该些小硬掩模体的个数为2ⁿ个，n为正整数。

6.如权利要求1所述的半导体制作工艺，其中该图形特征包含多条字符线与多个选择栅。

7.如权利要求6所述的半导体制作工艺，其中该些小硬掩模体为偶数条间隔排列的字符线图形。

8.如权利要求6所述的半导体制作工艺，其中该些大硬掩模体与该些光致抗蚀剂分别构成一选择栅图形。

9.如权利要求1所述的半导体制作工艺，其中该第一间距大于该第二间距。

10.如权利要求9所述的半导体制作工艺，其中该第一间距为84nm，该第二间距为140nm。

11.如权利要求1所述的半导体制作工艺，其中该些小硬掩模体彼此相距28nm。

12.一种存储型闪存存储器(NAND flash)线路结构，包含：

基底；

两个选择栅，设在该基底上；以及

偶数条间隔排列的字符线，设在该二选择栅之间，其中该选择栅具有第一部分与第二部分，并且该第一部分与该第二部分厚度不同。

13.如权利要求12所述的存储型闪存存储器线路结构，其中该第一部分为该选择栅的中间部分，该第二部分为该选择栅的两侧部分。

14.如权利要求13所述的存储型闪存存储器线路结构，其中该第一部分的厚度大于该第二部分的厚度，该选择栅为凸字型。

15.如权利要求14所述的存储型闪存存储器线路结构，其中该选择栅的该第一部分表面上包含有硬掩模层。