[发明专利]基于FPGA的硬件鉴相电路

摘要

本发明涉及一种基于FPGA的硬件鉴相电路，其中包括两个D触发器，四个与非门和四个非门；所有电路功能单元均有FPGA内部逻辑门组合实现，并可通过软件编程修改。只有一路输出，其中，既包括两路信号的相位差大小，又包括相位差方向，方向上的正负对应信号超前和信号滞后两种情况。当两路信号超前、滞后不固定时，此电路无法准确提取两路信号的相位差。但通过调整两路信号的初相位差，使之等于180度，即可有效地保证超前、滞后固定，从而利用该鉴相电路准确提取出两路信号的相位差大小和方向。本发明具有结构简单、设计巧妙、稳定性好的优点，在FPGA应用中使用本发明的电路，能够快速、准确地鉴出两路信号的相位差。

主权项

一种基于FPGA的硬件鉴相电路，其特征在于，包括四个非门、四个与非门和两个D触发器，两个输入信号端分别连接至第一非门的输入端1脚和第二非门的输入端1脚，第一非门的输出端2脚连接至与第二非门的输入端2脚，与第一非门的输出端3脚分别连接至与第三非门的输入端1脚和第一D触发器的置1端3脚，第一D触发器的输入端1脚和时钟输入端2脚连接至地端GND，第一D触发器的输出端4脚分别连接至第三非门的输入端1脚和与第三非门的输入端2脚，与第三非门的输出端3脚连接至第二D触发器的置1端3脚，第二D触发器的输入端1脚和时钟输入端2脚连接至地端GND，第二D触发器的输出端4脚分别连接至第四非门的输入端1脚、与第二非门的输入端2脚和输出端子EPD，第四非门的输出端2脚连接至与第一非门的输入端1脚，第二非门的输出端2脚连接至与第二非门的输入端1脚，与第二非门的输出端3脚分别连接至第一D触发器的清零端5脚和与第四非门的输入端2脚，与第四非门的输入端1脚连接至第三非门的输出端2脚，与第四非门的输出端3脚连接至第二D触发器的清零端5脚。