[发明专利]一种基于电流模逻辑的高速大摆幅除二分频器电路

摘要

本发明公开了一种高速大摆幅除二分频器电路，属于集成电路设计及信号处理技术领域；本发明采用的具体电路主要由两个高速大摆幅D触发器级联构成，每一级D触发器都是在传统CML结构D触发器基础上，去掉尾电流源偏置，并采用PMOS管做负载，同时，在电路输出级又采用PMOS和NMOS互补交叉耦合对结构等，最终实现了在保证电路高速工作的条件下，提高输出信号的摆幅并使其达到近似全摆幅的目的。本发明不仅可以直接驱动后级电路，而且在一定程度上降低了系统功耗，弥补了传统除二分频器的不足，适合用于不加电平转换放大电路的低功耗前置双模预分频器前端中的高速分频器部分。

主权项

1.一种基于电流模逻辑的高速大摆幅除二分频器电路，其特征在于该电路包含有电源正端（VDD）、电源负端（GND）、直流偏置电压输入端口（V_BIAS）、除二分频器差分正相时钟信号输入端口（V_CLK）、除二分频器差分负相时钟信号输入端口（）、除二分频器I路差分正相分频信号输出端口（V_I0）、除二分频器I路差分负相分频信号输出端口（V_I180）、除二分频器Q路差分正相分频信号输出端口（V_Q90）、除二分频器Q路差分负相分频信号输出端口（V_Q270）、所述电路还包含有第一电容（C1）、第二电容（C2）、第一电阻（R1）、第二电阻（R2）、第一D触发器（D1）和第二D触发器（D2）；其中第一D触发器（D1）和第二D触发器（D2）的电路结构完全相同；第一D触发器（D1）包含有电源正极信号接入端口（V+）、电源负极信号接入端口（V-）、D触发器差分正相数据信号输入端口（A）、D触发器差分负相数据信号输入端口（）、D触发器差分正相时钟信号输入端口（CLK）、D触发器差分负相时钟信号输入端口（）、D触发器差分正相数据信号输出端口（Q）、D触发器差分负相数据信号输出端口（）；所述第一D触发器（D1）的A端与第二D触发器（D2）的端相连，第一D触发器（D1）的端与第二D触发器（D2）的Q端相连；所述第一D触发器（D1）的Q端和第二D触发器（D2）的A端都与除二分频器I路差分正相分频信号输出端口（V_I0）相连，第一D触发器（D1）的端和第二D触发器（D2）的端都与除二分频器I路差分负相分频信号输出端口（V_I180）相连，第二D触发器（D2）的Q端与除二分频器Q路差分正相分频信号输出端口（V_Q90）相连，第二D触发器（D2）的端与除二分频器Q路差分负相分频信号输出端口（V_Q270）相连；所述第一D触发器（D1）的V+端和第二D触发器（D2）的V+端都与电源正端（VDD）相连，第一D触发器（D1）的V-端和第二D触发器（D2）的V-端都与电源负端（GND）相连；所述第一D触发器（D1）的CLK端、第二D触发器（D2）的端和第一电阻（R1）的一端都与第一电容（C1）的一端相连，第一D触发器（D1）的端、第二D触发器（D2）的CLK端和第二电阻（R2）的一端都与第二电容（C2）的一端相连；第一电容（C1）的另一端与除二分频器差分正相时钟信号输入端口（V_CLK）相连，第二电容（C2）的另一端与除二分频器差分负相时钟信号输入端口（）相连，第一电阻（R1）的另一端和第二电阻（R2）的另一端都与直流偏置电压输入端口（V_BIAS）相连。