[发明专利]一种基于电流模逻辑的高速大摆幅除二分频器电路

权利要求书

1.一种基于电流模逻辑的高速大摆幅除二分频器电路，其特征在于该电路包含有电源正端（VDD）、电源负端（GND）、直流偏置电压输入端口（V_BIAS）、除二分频器差分正相时钟信号输入端口（V_CLK）、除二分频器差分负相时钟信号输入端口（                                                ）、除二分频器I路差分正相分频信号输出端口（V_I0）、除二分频器I路差分负相分频信号输出端口（V_I180）、除二分频器Q路差分正相分频信号输出端口（V_Q90）、除二分频器Q路差分负相分频信号输出端口（V_Q270）、所述电路还包含有第一电容（C1）、第二电容（C2）、第一电阻（R1）、第二电阻（R2）、第一D触发器（D1）和第二D触发器（D2）；其中第一D触发器（D1）和第二D触发器（D2）的电路结构完全相同；第一D触发器（D1）包含有电源正极信号接入端口（V+）、电源负极信号接入端口（V-）、D触发器差分正相数据信号输入端口（A）、D触发器差分负相数据信号输入端口（）、D触发器差分正相时钟信号输入端口（CLK）、D触发器差分负相时钟信号输入端口（）、D触发器差分正相数据信号输出端口（Q）、D触发器差分负相数据信号输出端口（）；所述第一D触发器（D1）的A端与第二D触发器（D2）的端相连，第一D触发器（D1）的端与第二D触发器（D2）的Q端相连；所述第一D触发器（D1）的Q端和第二D触发器（D2）的A端都与除二分频器I路差分正相分频信号输出端口（V_I0）相连，第一D触发器（D1）的端和第二D触发器（D2）的端都与除二分频器I路差分负相分频信号输出端口（V_I180）相连，第二D触发器（D2）的Q端与除二分频器Q路差分正相分频信号输出端口（V_Q90）相连，第二D触发器（D2）的端与除二分频器Q路差分负相分频信号输出端口（V_Q270）相连；所述第一D触发器（D1）的V+端和第二D触发器（D2）的V+端都与电源正端（VDD）相连，第一D触发器（D1）的V-端和第二D触发器（D2）的V-端都与电源负端（GND）相连；所述第一D触发器（D1）的CLK端、第二D触发器（D2）的端和第一电阻（R1）的一端都与第一电容（C1）的一端相连，第一D触发器（D1）的端、第二D触发器（D2）的CLK端和第二电阻（R2）的一端都与第二电容（C2）的一端相连；第一电容（C1）的另一端与除二分频器差分正相时钟信号输入端口（V_CLK）相连，第二电容（C2）的另一端与除二分频器差分负相时钟信号输入端口（）相连，第一电阻（R1）的另一端和第二电阻（R2）的另一端都与直流偏置电压输入端口（V_BIAS）相连。