[发明专利]一种FPGA单长线及其直连开关的测试方法

摘要

本发明涉及一种基于Virtex架构的FPGA单长线及其直连开关的测试方法，仅用四次配置就完成。本发明的优点是：以移位寄存器链模式测试FPGA电路的24根单长线，可以测试24根为一组的单长线的任意2根信号之间的桥接故障；仅用四段配置码即可测试所有CLB的单长线及其直连开关；通过Blockram的初始配置，简化了测试流程，便于用户操作；故障定位准确，采用四次配置，后两次配置CLB位置偏离量为4的情况下，故障定位可精确到四个CLB的直连开关或单长线；在故障定位要求极端精确的情况下，可将CLB位置偏离量定义为1，总计采用十次配置，故障定位即可精确到具体的唯一确定的CLB对应的直连开关或单长线。

主权项

一种FPGA单长线及其直连开关的测试方法，其特征是通过四次配置完成基于Virtex架构的FPGA单长线及其直连开关的测试；第一次配置包括如下步骤：11）由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；所述第一组CLB是指FPGA第一行前四列的4个CLB；12）步骤11）所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的DO信号连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；13）将步骤11）所述第一组CLB输出的24根水平单长线与第二组CLB之间的水平直连开关选通；所述第二组CLB是指步骤11）所述第一组CLB右边的4个CLB；14）在24根信号进入步骤13）所述第二组CLB对应的IMUX时，将奇数位的信号与偶数位互换；15）按照步骤12）、13）、14）循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；16）将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；所述步骤13）中水平直连开关是指水平由左至右的直连开关；所述步骤15）中行与行之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有水平单长线及其直连开关；第二次配置包括如下步骤：21）由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；此次所述第一组CLB为FPGA第一列前四行的4个CLB；22）步骤21）所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的DO信号连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；23）将步骤21）所述第一组CLB输出的24根垂直单长线与第二组CLB之间的垂直直连开关选通；此次所述第二组CLB是指步骤21）所述第一组CLB下方的4个CLB；24）在24根信号进入步骤23）所述第二组CLB对应的IMUX时，将奇数位的信号与偶数位互换；25）按照步骤22）、23）、24）循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；26）将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期；且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；第三次配置，将第一次配置中的CLB位置依次向右移4列，其余步骤不变；第四次配置，将第二次配置中的CLB位置依次向下移4行，其余步骤不变。