[发明专利]一种FPGA单长线及其直连开关的测试方法

说明书

技术领域

 本发明涉及一种基于Virtex架构的FPGA测试方法，具体是一种FPGA单长线及其直连开关的测试方法。

背景技术

基于Virtex架构的FPGA是一种布线资源数量庞大种类繁多的可重复编程的超大规模集成电路芯片。因此，在FPGA的实际应用中，故障发生于互连资源的概率远大于发生于其它逻辑功能的概率。

目前，国内外公知的FPGA布线开关测试技术一般都着眼于3x3、4x4等小规模的布线开关；而目前商用FPGA多采用24x24的布线开关，此外由于FPGA产品的测试工作中，配置码的数量是影响测试周期的关键参数，所以如何使用尽可能少的配置码完成上述FPGA产品的单长线布线及其开关的测试，对于FPGA产品的应用与测试意义重大。

国内外虽然有所谓四次、六次配置完成FPGA互连资源测试的方法，但一方面上述方法均基于结构简单的互联资源模型实现的；另一方面由于测试过程中没有引入触发器信号，导致布线资源互连级数过长，并且不利于故障定位；而对于布线通路之间可能发生的桥接类故障模型也没有提出明确可用的检测手段。

发明内容

本发明的目的是克服现有技术中存在的不足，开发一种配置次数尽可能少的基于Virtex架构的24×24规模FPGA单长线及其直连开关的测试方法，仅用四次配置就完成，故障覆盖率达100％且可精确定位故障位置及类型。

按照本发明提供的技术方案，所述FPGA单长线及其直连开关的测试方法通过四次配置完成基于Virtex架构的FPGA单长线及其直连开关的测试；第一次配置包括如下步骤：

11）由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；所述第一组CLB是指FPGA第一行前四列的4个CLB；

12）步骤11）所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的DO信号连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；

13）将步骤11）所述第一组CLB输出的24根水平单长线与第二组CLB之间的水平直连开关选通；所述第二组CLB是指步骤11）所述第一组CLB右边的4个CLB；

14）在24根信号进入步骤13）所述第二组CLB对应的IMUX时，将奇数位的信号与偶数位互换；

15）按照步骤12）、13）、14）循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；

16）将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

所述步骤13）中水平直连开关是指水平由左至右的直连开关；

所述步骤15）中行与行之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有水平单长线及其直连开关；

第二次配置包括如下步骤：

21）由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；此次所述第一组CLB为FPGA第一列前四行的4个CLB；

22）步骤21）所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的DO信号连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；

23）将步骤21）所述第一组CLB输出的24根垂直单长线与第二组CLB之间的垂直直连开关选通；此次所述第二组CLB是指步骤21）所述第一组CLB下方的4个CLB；

24）在24根信号进入步骤23）所述第二组CLB对应的IMUX时，将奇数位的信号与偶数位互换；

25）按照步骤22）、23）、24）循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；

26）将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期；且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

第三次配置，将第一次配置中的CLB位置依次向右移4列，其余步骤不变；

第四次配置，将第二次配置中的CLB位置依次向下移4行，其余步骤不变。