[发明专利]基于FPGA的实现多路突发数据业务缓存的系统及方法

摘要

本发明公开了一种基于FPGA的实现多路突发数据业务缓存的系统及方法，其中的系统包括用于缓存多路突发数据的片外缓存器和提供RAM资源的FPGA芯片；所述FPGA芯片又包括：片外缓存控制器，用于处理多路突发数据的请求仲裁及通道授权、生成当前读/写操作的列地址信息、将数据包写入片外缓存器或将数据包从片外缓存器中读取出来的多路突发数据缓存管理电路，以及与数据通道数一致的数据包接收及缓冲电路、数据包写控制电路、数据包读控制电路、数据包缓冲及发送电路。采用本发明，可简单的增加或者减少通道个数，各路的突发数据业务能得到相对均衡的缓存，避免了FPGA片内RAM资源短缺造成的瓶颈。

主权项

一种基于FPGA的实现多路突发数据业务缓存的系统，其特征在于，该系统包括用于缓存多路突发数据的片外缓存器和提供RAM资源的FPGA芯片；所述FPGA芯片包括：片外缓存控制器，多路突发数据缓存管理电路，以及与数据通道数一致的数据包接收及缓冲电路、数据包写控制电路、数据包缓冲及发送电路、数据包读控制电路；其中，所述数据包接收及缓冲电路，其输入端接收外界的突发数据输入、输出端与数据包写控制电路连接，包括数据包接收控制电路以及接收缓冲区，用于在接收缓冲区为空时接收外界输入的突发数据并将其写入接收缓冲区中，且在写入完整的数据包时置位整包标志位；所述数据包写控制电路，其输入端与数据包接收及缓冲电路连接、输出端与多路突发数据缓存管理电路连接，用于在所述整包标志位被置位且片外存储器中对应通道的缓存区为非满状态时，在向多路突发数据包缓冲管理电路申请并得到授权的情况下，读取接收缓冲区中完整的数据包并将其与其长度信息组合成新的数据流缓存到片外存储器中对应通道的缓存区中，同时生成下一个写操作的行地址信息；所述数据包缓冲及发送电路，其输入端与数据包读控制电路连接、输出端与外界端口连接，包括发送缓冲区以及数据包发送控制电路，用于缓冲完整的数据包并将其发送至外界端口；所述数据包读控制电路，其输入端与多路突发数据缓存管理电路连接、输出端与数据包缓冲及发送电路连接，用于发送缓冲区为空且片外存储器中对应通道的缓存区为非空状态时，在向多路突发数据包缓冲管理电路申请并得到授权的情况下从片外存储器中对应通道的缓存区中读取完整的数据包后写入发送缓冲区中，同时生成下一个读操作的行地址信息；所述多路突发数据包缓存管理电路，分别连接至多路数据包写控制电路及数据包读控制电路，并与片外缓存控制器连接，用于在接收到多路突发数据的读包申请/写包申请时对发送申请的突发数据通道进行仲裁及授权、再对授权的通道授权具体的读操作/写操作，生成当前读/写操作的列地址信息，将数据包写入片外缓存器或将数据包从片外缓存器中读取出来；所述片外缓存控制器连接于多路突发数据包缓存管理电路和片外缓存器之间，用于对片外缓存器进行控制。