[发明专利]基于FPGA的实现多路突发数据业务缓存的系统及方法

权利要求书

1.一种基于FPGA的实现多路突发数据业务缓存的系统，其特征在于，该系统包括用于缓存多路突发数据的片外缓存器和提供RAM资源的FPGA芯片；所述FPGA芯片包括：片外缓存控制器，多路突发数据缓存管理电路，以及与数据通道数一致的数据包接收及缓冲电路、数据包写控制电路、数据包缓冲及发送电路、数据包读控制电路；其中，

所述数据包接收及缓冲电路，其输入端接收外界的突发数据输入、输出端与数据包写控制电路连接，包括数据包接收控制电路以及接收缓冲区，用于在接收缓冲区为空时接收外界输入的突发数据并将其写入接收缓冲区中，且在写入完整的数据包时置位整包标志位；

所述数据包写控制电路，其输入端与数据包接收及缓冲电路连接、输出端与多路突发数据缓存管理电路连接，用于在所述整包标志位被置位且片外存储器中对应通道的缓存区为非满状态时，在向多路突发数据包缓冲管理电路申请并得到授权的情况下，读取接收缓冲区中完整的数据包并将其与其长度信息组合成新的数据流缓存到片外存储器中对应通道的缓存区中，同时生成下一个写操作的行地址信息；

所述数据包缓冲及发送电路，其输入端与数据包读控制电路连接、输出端与外界端口连接，包括发送缓冲区以及数据包发送控制电路，用于缓冲完整的数据包并将其发送至外界端口；

所述数据包读控制电路，其输入端与多路突发数据缓存管理电路连接、输出端与数据包缓冲及发送电路连接，用于发送缓冲区为空且片外存储器中对应通道的缓存区为非空状态时，在向多路突发数据包缓冲管理电路申请并得到授权的情况下从片外存储器中对应通道的缓存区中读取完整的数据包后写入发送缓冲区中，同时生成下一个读操作的行地址信息；

所述多路突发数据包缓存管理电路，分别连接至多路数据包写控制电路及数据包读控制电路，并与片外缓存控制器连接，用于在接收到多路突发数据的读包申请/写包申请时对发送申请的突发数据通道进行仲裁及授权、再对授权的通道授权具体的读操作/写操作，生成当前读/写操作的列地址信息，将数据包写入片外缓存器或将数据包从片外缓存器中读取出来；

所述片外缓存控制器连接于多路突发数据包缓存管理电路和片外缓存器之间，用于对片外缓存器进行控制。

2.如权利要求1所述的基于FPGA的实现多路突发数据业务缓存的系统，其特征在于，所述多路突发数据缓存管理电路包括：多路突发数据组合仲裁器、读写仲裁电路、突发管理电路、缓存用户接口、缓存区状态管理电路、写端数据与地址选择器、读端数据与地址选择器、读授权控制电路、写授权控制电路；其中，

所述多路突发数据组合仲裁器，用于在当前仅有单个通道请求采用固定优先级的方式或者在当前通道请求的数量大于1时采用循环优先级的方式对各突发数据通道进行仲裁及授权，并将授权的突发数据通道信息提供给读写仲裁电路，由其授权具体的读操作或者写操作；

所述突发管理电路，用于在读操作或者写操作过程中，生成当前操作的片外缓存器的列地址，同时由缓存用户接口据此完成片外缓存器地址的转化并生成片外缓存控制器的接口信号；

所述缓存区状态管理电路，包含与突发数据通道数一致的N个包计数器，用于对片外缓存器中对应于各路突发数据通道的缓存区中的数据包的个数分别进行实时统计，在每路对应的包计数器值大于最大阈值/小于最小阈值时通知对应的写授权控制电路/读授权控制电路及数据包写控制电路/数据包读控制电路其相应的缓存区为满状态/空状态，多路突发数据组合仲裁器将据此状态中止响应对应通道的数据包写控制电路/数据包读控制电路的写包/读包申请，同时对应通道的数据包写控制电路/数据包读控制电路将据此满状态/空状态中止发送写包/读包申请。

所述写端数据与地址选择器/读端数据与地址选择器用于在写操作/读操作时根据多路突发数据组合仲裁器的仲裁结果选择所授权通道的对应的数据包与行地址。

3.如权利要求1或2所述的基于FPGA的实现多路突发数据业务缓存的系统，其特征在于，所述接收缓冲区由2个双端口的以乒乓方式工作的片内RAM存储器组成；所述发送缓冲区由1个双端口的片内RAM存储器组成。 

4.如权利要求3所述的基于FPGA的实现多路突发数据业务缓存的系统，其特征在于，

所述组成接收缓冲区的片内RAM存储器的写端口的地址线有11根、输入数据宽度为8位，读端口的地址线有8根、输出数据宽度为64位；

所述组成发送缓冲区的片内RAM存储器的写端口的地址线有8根、写数据宽度为64位，读端口的地址线有11根、读数据宽度为8位。