[发明专利]一种3GPP LTE中的解速率匹配装置和方法无效
| 申请号： | 201010522379.4 | 申请日： | 2010-10-22 |
| 公开（公告）号： | CN101986584A | 公开（公告）日： | 2011-03-16 |
| 发明（设计）人： | 张秀丽;唐杉;许彤;石晶林 | 申请（专利权）人： | 中国科学院计算技术研究所 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00 |
| 代理公司： | 北京泛华伟业知识产权代理有限公司 11280 | 代理人： | 王勇 |
| 地址： | 100190 北*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：输入缓存RAM，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；输入缓存RAM读控制器和比特分离装置，用于在输出过程中完成填充比特的恢复，并且在打孔模式下完成解打孔操作；解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；解交织RAM读控制器，用于读取解交织RAM；解交织RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后读出数据，完成解交织。 | ||
| 搜索关键词： | 一种 gpp lte 中的 速率 匹配 装置 方法 | ||
【主权项】：
一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：输入缓存RAM，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；输入缓存RAM读控制器和比特分离装置，用于从输入缓存RAM中分离系统码和校验码，在输出过程中完成填充比特的恢复，恢复的比特数据直接写入解交织RAM，并且在打孔模式下完成解打孔操作；解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；解交织RAM读控制器，用于读取解交织RAM，并且所读取的数据均是并行4个符号的读操作；解交织RAM，划分成M*M个子RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后按照所述解交织RAM读控制器生成的地址读出数据，完成解交织。
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